| Author | Besked |
|---|
tigerajs
Joined: 08 Februar de 2006
Posts: 30
|  Februar 20, 2006 3:17 hvad er forskellen mellem # 1 a <= b og a <= # 1 b | | |
|
| | plz hjælp mig |
|
| Tilbage til toppen | |
 |
Aravind
Joined: 29 Juni 2004
Posts: 614
Hjalp: 23
Beliggenhed: India
| | Februar 20, 2006 3:40 hvad er forskellen mellem # 1 a <= b og a <= # 1 b | | |
|
| det er tommelfinger regel u bør ikke bruge en = # 5 b;
u kan bruge # 5 a = b;
fordi det blokerer erklæring.
1.it blokke b værdi for 5 sekunder og giver den til en
2.a = b værdi ske efter 5 sek.
simillary for ikke-blokerende erklæring sin vice versa
u skal følge en <= # 5b
fordi det plejer blokere tilsvarende udtalelser |
|
| Tilbage til toppen | |
|
jarodz
Joined: 12 Marts 2005
Posts: 100
Hjalp: 14
| | Februar 20, 2006 6:43 hvad er forskellen mellem # 1 a <= b og a <= # 1 b | | |
|
| A. # 5 a = b, efter 5 tidsenhed, simulator udføre tildele værdien af B til A.
B. a = # 5 b, når simulator udføre denne erklæring,
holde den nuværende værdi af b, og derefter tildele denne keeped værdi til en efter 5 tidsenhed.
Det er samme med "<=".
Med venlig hilsen
Jarod |
|
| Tilbage til toppen | |
|
nand_gates
Joined: 19 Juli 2004
Posts: 908
Hjalp: 120
| | Februar 20, 2006 8:32 Re: Hvad er forskellen mellem # 1 a <= b og a <= # 1 b | | |
|
| Det er de måder, en model, transport forsinkelse og inertieffekterne forsinkelse i verilog simulator.
Hvis ur er bekendt med VHDL du vil få det!
Jeg går ud fra tidsfrist som 1ns
# 1 a <= b / / Denne modeller transport forsinkelse b vises på 'en' efter 1 ns
a <= # 1 b / / Denne modeller inertial forsinkelse 'a' følger 'b' efter 1 ns forsinkelse i additin til denne
nogen puls <1ns får filtrere på 'a'
Plaese henvise nedenstående link for VHDL!
http://www.gmvhdl.com/delay.htm |
|
| Tilbage til toppen | |
|
novise
Joined: 14 Februar 2006
Posts: 12
| | 20 februar 2006 16:38 Re: Hvad er forskellen mellem # 1 a <= b og a <= # 1 b | | |
|
| | når # 1a <= b er anvendt b (t) er tildelt en på tidspunkt t 1, på den anden side, når en <= # 1b bruges b (t 1) er tildelt til en på tidspunkt t 1 |
|
| Tilbage til toppen | |
|
rsjgs
Joined: 14 Februar 2006
Posts: 10
| | 26 februar 2006 19:37 Re: Hvad er forskellen mellem # 1 a <= b og a <= # 1 b | | |
|
| | forskellen er, at i det første tilfælde evalueringen af RHS finder sted umiddelbart men assigment efter 1 ns. I det andet tilfælde selve evalueringen ske efter 1 ns |
|
| Tilbage til toppen | |
|
darylz
Joined: 24 Marts 2005
Posts: 132
Hjalp: 4
| | Februar 27, 2006 3:21 hvad er forskellen mellem # 1 a <= b og a <= # 1 b | | |
|
| | at nand_gates sagt, er uddrag! |
|
| Tilbage til toppen | |
|
bracketx
Joined: 11 Januar 2006
Posts: 12
| | 28 februar 2006 13:20 Hvad er forskellen mellem # 1 a <= b og a <= # 1 b | | |
|
| | hehe, er der flere forklaringer. |
|
| Tilbage til toppen | |
|
positive_edge
Joined: 13 Februar 2006
Posts: 6
| | 01 Marts de 2006 20:12 Re: Hvad er forskellen mellem # 1 a <= b og a <= # 1 b | | |
|
| 1)
# 1 a <= b
Evaluering af opgaven er forsinket på grund af timingen kontrol.
RHS udtryk evalueres.
Opgave er planlagt nemlig en <--- b (t 1)
2) en <= # 1 b
RHS udtryk evalueres.
Opgave er forsinket på grund af tidspunktet for kontrol og er planlagt i slutningen af køen.
Flow fortsætter.
a <- b på simulering tidspunkt t 1 |
|
| Tilbage til toppen | |
|
AlexWan
Joined: 26 December 2003
Posts: 305
Hjalp: 6
| | 02 Marts de 2006 9:44 Re: Hvad er forskellen mellem # 1 a <= b og a <= # 1 b | | |
|
| 1 # N a <= b
Tilføjelse af forsinkelser i venstre side (LHS) af nonblocking opgaver til model multikombinerbare logik er mangelfuld.
| Kode: |
modul adder_t2 (co, sum, a, b, ci);
output co;
output [3:0] sum;
input [3:0] a, b;
input ci;
reg co;
reg [3:0] sum;
altid @ (a eller b eller ci)
# 12 (samarbejde, sum) <= a b ci;
endmodule
|
Hvis en indgang ændringer på gang 15, så hvis a, b og ci-indgange alle ændringer i løbet af de næste 9ns, vil resultaterne blive opdateret med de nyeste værdier af a, b og ci. Denne modellering stil tilladt ci input til at udbrede en værdi til det beløb, og at output efter kun 3ns i stedet for de krævede 12ns propagation delay.
Altså ikke placerer forsinkelser på LHS af nonblocking opgaver til model multikombinerbare logik. Det er en dårlig kodning stil.
Enhver fyre kan få flere detaljer inforamtion fra Clifford E. Cummings papirer. [/ Code] |
|
| Tilbage til toppen | |
|
Weng
Joined: 13 Januar 2006
Posts: 32
| | 03 Marts de 2006 20:01 Re: Hvad er forskellen mellem # 1 a <= b og a <= # 1 b | | |
|
| Er disse blokering og nonblocking opgave afspejler de faktiske kredsløb?
Kan nogen kode et eksempel? |
|
| Tilbage til toppen | |
|
Vonn
Joined: 06 Oktober de 2002
Posts: 254
Hjalp: 2
| | 06 Marts de 2006 2:25 Re: Hvad er forskellen mellem # 1 a <= b og a <= # 1 b | | |
|
| sikker på, at det gør ... her er et eksempel:
hvis du skriver i din proces:
a = 1;
b = a;
c = b;
disse er Blokering opgave a = b = c = 1, og de genererede kredsløb vil være en 3 buffere forbundet til hinandens
1 --- [buffer ]---> en --- [buffer ]---> b --- [buffer ]---> c
mens hvis du skriver det ved hjælp af ikke-blokerende
a <= 1;
b <= a;
c <= b;
dette er Nonblocking opgave, der betyder:
a = 1
b = gamle værdi af en
c = gammel værdi af b
og den faktiske kredsløb vil blive f / f i stedet for buffere
1 --- [f / f ]---> en --- [f / f ]---> b --- [f / f ]---> c |
|
| Tilbage til toppen | |
|
yuenkit
Joined: 20 Januar 2005
Posts: 110
Hjalp: 5
| | 10 marts 2006 10:21 Re: Hvad er forskellen mellem # 1 a <= b og a <= # 1 b | | |
|
| | transport forsinkelse og inertien forsinkelse |
|
| Tilbage til toppen | |
|
Weng
Joined: 13 Januar 2006
Posts: 32
| | Marts 14, 2006 3:41 Re: Hvad er forskellen mellem # 1 a <= b og a <= # 1 b | | |
|
| | Citat: | Er disse blokering og nonblocking opgave afspejler de faktiske kredsløb?
Kan nogen kode et eksempel?
|
Jeg er ked af at jeg ikke gør mit spørgsmål klart.
Hvad jeg ville spørge, om disse blokering og nonblocking opgaver med forsinkelser afspejler de faktiske kredsløb. Hvordan forsinkelser i både opgaver syntetisere til kredsløb? |
|
| Tilbage til toppen | |
|
shiv_emf
Joined: 31 August 2005
Posts: 641
Hjalp: 16
| | 09 September de 2006 18:18 Hvad er forskellen mellem # 1 a <= b og a <= # 1 b | | |
|
| | Vonn har givet fint eksempel! Kan jeg bruge det til at designe skifte register? / |
|
| Tilbage til toppen | |
|
Google
AdSense
| | 09 September de 2006 18:18 annoncer | | |
|
|
|
|
| Tilbage til toppen | |
|
archillios
Joined: 29 Juni 2005
Posts: 98
Hjalp: 4
| | September 12, 2006 16:53 Re: Hvad er forskellen mellem # 1 a <= b og a <= # 1 b | | |
|
| AlexWan er rigtigt, at der er en dårlig kodning stil, når de anvendes i multikombinerbare logik modellering. Tak for Alex!
se koden nedenfor:
/ *
dårlig kodning stil eksempel
* /
modul adder_t2 (co, sum, a, b, ci);
output co;
output [3:0] sum;
input [3:0] a, b;
input ci;
reg co;
reg [3:0] sum;
altid @ (a eller b eller ci)
# 12 (samarbejde, sum) <= a b ci; / / bad ikke-blok opgave forsinkelse kodning stil
endmodule
modul tb;
reg [3:0] a, b;
reg ci;
wire [3:0] sum;
wire co;
adder_t2 dut (. co (CO),. sum (sum),. a (a),. b (b),. CI (CI));
indledende
begynd
# 0 (a, b, ci) = (4'h1, 4'h1, 1'h0);
# 50;
# 11 (a, b, ci) = (4'h2, 4'h5, 1'h1);
# 5 (a, b, ci) = (4'he, 4'h0, 1'h1);
# 9 (a, b, ci) = (4'h5, 4'h1, 1'h0);
# 50;
$ display ( "god nat");
$ stop;
ende
endmodule
/////////////////////////////////////////
uventet opførsel vil blive set.
efter a / b / CI ændres, (co, sum) <= a b ci; er planlagt ved 12 tidsenhed senere, før tiden er kommet, enhver ændring af a / b / CI, vil indvirke på ( co, sum), så forsinkelsen er ikke # 12. |
|
| Tilbage til toppen | |
|
foster_cn
Joined: 14 Januar 2003
Posts: 74
Hjalp: 2
| | September 14, 2006 7:06 hvad er forskellen mellem # 1 a <= b og a <= # 1 b | | |
|
| | Mener # 1 i en <= # 1 b betyder flipflop overgangen tid? |
|
| Tilbage til toppen | |
|
darylz
Joined: 24 Marts 2005
Posts: 132
Hjalp: 4
| | September 14, 2006 7:13 hvad er forskellen mellem # 1 a <= b og a <= # 1 b | | |
|
| | opgaven sekvens er anderledes! |
|
| Tilbage til toppen | |
|
