elektronik forum

Regler | Seneste indlæg | emne RSS | Søg | Registrer | Log ind

folding Verilog ( "begynder" - "ende") kode i G


Post new topic Reply to topic EDAboard.com Forum Indeks -> Elektronisk elementære spørgsmål -> folding Verilog ( "begynder" - "ende") kode i G
Author Besked
davyzhu



Joined: 23 maj 2004
Posts: 521
Hjalp: 3
Beliggenhed: Oriental


Post 14 September 2006 15:28

folding Verilog ( "begynder" - "ende") kode i G


Hej alle,

Jeg ønsker at folde Verilog kode i gvim.

Den Verilog kode klausul er "begynder" - "ende" par. Er der nogen tutorial snak om, hvordan du bruger foldning i gvim? Og gør gvim support "begynder" - "ende" parre folde? Tak!

BTW, min gvim version er 6.2.

Venlig hilsen,
Davy
Tilbage til toppen
Google
AdSense
Google Adsense




Post 14 September 2006 15:28

Annoncer




Tilbage til toppen
Harmasha



Joined: 03 januar de 2006
Posts: 72
Hjalp: 4


Post 15 September 2006 17:33

Re: folding Verilog ( "begynder" - "ende") kode


Hej,
kan du lcarify hvad der er folde?

(Hvis man antager, at det er at åbne en begynder og korrekt at lukke den med en tilsvarende afslutning, så
Den gvim kontrol kun parentes folde.
Du er nødt til at udvikle en kodning etik på din egen at kontrollere dette.
En måde er hensigt.
begynd
xxxx
xxxx
if (xxx)
begynd
åååå
åååå
ende
anden
begynd
zzz
zzz
ende
xxxx
xxxx
ende

Håber jeg ryddet dig.)
Tilbage til toppen
Arabisk Bulgarsk Catalanske udgave Tjekkisk Dansk version Tysk version Græsk Engelsk version Spansk version Finsk Fransk version Hindi version Kroatisk version Indonesisk version Italienske version Hebræisk Japanske version Koreanske version Litauisk Lettisk Hollandsk version Norwegian version Polsk Portuguese version Rumænsk Russian version Slovakisk Slovensk Serbisk version Svensk version Tagalog version Ukrainsk version Vietnamese version Kinesisk version
Post new topic Reply to topic EDAboard.com Forum Indeks -> Elektronisk elementære spørgsmål -> folding Verilog ( "begynder" - "ende") kode i G
Side 1 af 1

subj

text

Alle tidspunkter er GMT 1 Time
Lignende emner:
Hvad betyder "ECL", "CML", "LVDS", (6)
Bedste måde at gå fra VHDL til "System Verilog" / "(3)
hvordan kan måle "magt" og "stålwirer" for myre (4)
ønskede """"" bølgeledertypen E-plan filte (2)
Ulovlig via ( "tsmc18rf" "M1_POLY1" "(1)
P & R med kun "LEF" fil og NO "LIB" (4)
Hvad er anderledes for "UGBW" og "GBW"? (1)
Hvad er "soft start" og "død tid" i (5)
Er den gennemsnitlige "klasse AB" & "Push pull" (6)
hvor termiinal "DN" og "SUB" Conne (2)


Misbrug | | Administrator | | Moderators | | Støt os | | sitemap
topic RSS