ur og data recovery

EDAboard.com Forum Indeks -> PLD, SPLD, GAL, CPLD, FPGA design -> ur og data recovery

Author

Besked

vinod_g

Joined: 29 November 2006
Posts: 72
Hjalp: 6

December 30, 2008 7:10 ur og data recovery

Jeg kræver CDR (Ur og data recovery) modul. Er det allerede tilgængelige i FPGA, eller vi har til design?

Tilbage til toppen

Google
AdSense
Google Adsense

December 30, 2008 7:10 Annoncer

Tilbage til toppen

ducna

Joined: 19 Januar 2006
Posts: 16

06 januar de 2009 5:06 Re: ur og data recovery

Jeg familar med Texas, så jeg har ingen idé til andre familier, men jeg tror, de er helt det samme. I Texas, er der ingen integreret CDR del, men heldigvis er der nogle App bemærker, såsom: xapp224, xapp250, xapp868, ... meget usuful for CDR applikationer. Du kan også se på internettet med Google, er der en masse oplysninger om dig

Hope this helps,

Tilbage til toppen

amitjagtap

Joined: 10 Januar 2007
Posts: 124
Hjalp: 6

23 januar 2009 11:53 ur og data recovery

hej
I nogle FPGA CDR er der. I Xilinx FPGA klokken ledere er der. U kan designe en simpel clk n data opsving CKT hjælp kant detektor og høj frekvens counter ....

Tilbage til toppen