Regler | Recent posts | emne RSS | Søg | Registrer | Log ind

Ur generation med JK flip-flop



Post new topic Reply to topic EDAboard.com Forum Indeks -> Analog Circuit Design -> Ur generation med JK flip-flop
Arabisk Bulgarsk Catalanske udgave Tjekkisk Dansk version Tysk version Græsk Engelsk version Spanske version Finsk Fransk version Hindi version Kroatisk version Indonesiske version Italiensk version Hebraisk udgave Japanske version Koreanske version Litauisk Lettisk version Hollandsk version Norsk version Polsk Portugisiske udgave Rumænske version Russian version Slovakisk Slovensk Serbisk version Svensk version Tagalog version Ukrainsk version Vietnamesisk version Kinesiske version
Forfatter Besked
robismyname



Tilsluttet: 17. januar 2008
Stillinger: 105
Hjulpet: 2
Location: Central Florida


Post 28 mai 2009 18:47 Ur generation med JK flip-flop
Jeg bruger et 26 MHz TCXO sammen med en JK flip flop til at generere en 13MHz ur, der er brug for en anden IC. Mit spørgsmål er om, hvad pin af JK Flip Flop jeg slutte 26 MHz TCXO? Ur, J eller K?

Beklager, men du skal login for at se denne tilslutningskrav
Tilbage til toppen
trekkytekky



Tilsluttet: 04 april 2009
Stillinger: 58
Hjulpet: 5
Beliggenhed: Perth


Post 29 mai 2009 14:09 Ur generation med JK flip-flop
Hvis du bruger denne IC (SN74/54LS107) derefter tilslutte din oscillator til uret bæreakslen og tie J, K og klare (CLR) høje. produktionen vil skifte mellem de faldende kant (kløft ved 2)
Tilbage til toppen
robismyname



Tilsluttet: 17. januar 2008
Stillinger: 105
Hjulpet: 2
Location: Central Florida


Post 31 mai 2009 18:18 Re: Ur generation med JK flip-flop
trekkytekky wrote:
Hvis du bruger denne IC (SN74/54LS107) derefter tilslutte din oscillator til uret bæreakslen og tie J, K og klare (CLR) høje. produktionen vil skifte mellem de faldende kant (kløft ved 2)


vil forbinde J, K og klare (CLR) til Vcc være god nok?
Tilbage til toppen
trekkytekky



Tilsluttet: 04 april 2009
Stillinger: 58
Hjulpet: 5
Beliggenhed: Perth


Post 31 mai 2009 18:50 Ur generation med JK flip-flop
Tilslutning til Vcc ville være fint, det vil trække i input høj. Blot være opmærksom på, at 107 har et minimum ur lav varighed 47nS og en max frekvens 30MHz fra faktablad du udstationeret. Så din tcxo kan til hurtigt til det afhængig af arbejdscyklus af sin produktion. Eneste måde at finde ud af med sikkerhed er at prøve det og se. Hvis det gør arbejdet output fra Flip Flop vil være en 50% arbejdscyklus, uanset input arbejdscyklus.
Tilbage til toppen
Post new topic Reply to topic EDAboard.com Forum Indeks -> Analog Circuit Design -> Ur generation med JK flip-flop
Side 1 af 1 Alle tidspunkter er GMT 2 timer


Misbrug | | Administrator | | Moderatorer | | Støt os | | sitemap
topic RSS