DLL spørgsmål - printkapacitet af input ur er 30% ~ 70%

Jeg designer en DLL-projekt, der arbejder sortiment er 40MHz ~ 240MHz, men printkapacitet af input ur er 30% ~ 70%.

Jeg planlægger at gøre:

1), for at låse korrekt, vil forsinkelsen være tvunget til under 1 periode, hvor første.så jeg har planer om at nulstille vcntrl at være VDD?

2), for det arbejdsområde jeg planlægger at bruge self_biasing at gøre det gratis pumpe?

3), foretrak jeg at bruge den differentierede forsinkelse celle, men de input uret er single ended ur med dårlige intermittens, så planer om at bruge invertere kæden at være VCDL, den vcntrl er forbundet til en reguleret buffer til at kontrollere forsinkelse.

Håber nogen give mig nogle forslag.og er der noget bør være bekymret?Tak.

tak coolstuff07,

men 40MHz ~ 240MHz ur med 30% ~ 70% duty cycle, for at få 50% arbejdscyklus for hele spektret.Er det vanskeligt at foretage en arbejdscyklus korrektor?