Emne: NMOS og PMOS (W / L) aspect ratio versus femte (Læst 1 gange)

allennlowaton · « **Dato:** Januar 01, 1970, 01:00:00 am »

Hello guys .. kan hjælpe mig med dette ..
fyrene behage hjælp mig forklare dette .. i NMOS: som (W / L) stiger, den femte fald indtil det løse til en vis værdi.mens PMOS: som (W / L) stiger, den femte øges indtil det løse til en vis værdi.
Den Vgs for NMOS og PMOs er 0.8V.
Den medfølgende VDD er 1.8V for hver af dem.
Venligst til den vedhæftede fil for mere info.
(De værdier, der anvendes i grafen, der stammer fra HSPICE. Lis-fil genereret fra simulationer) NMOS and PMOS (W/L) aspect ratio versus Vth

Mange tak.

dick_freebird · « **Svar #1 Dato:** Januar 01, 1970, 01:00:01 am »

Fænomener som DIBL vil sænke den effektive VT af
FETs i absolutte tal.Ingen af de længder, du viser
sandsynligvis til at se meget af dette i submicron teknologier.

Kanteffekter kan også være en faktor, et lille område ved
kant er en noget effektivt MOS-struktur, men med nogle
forringet attributter fra stammen og oxid / interface
kvalitet.Den bredere (med W / L) du får, jo mindre er en del
af det sammensatte enhedens ledning har at gøre med dette.

Delta-W fra litografi kan være positive eller negative.

Nu er du nødt til at skelne mellem, hvad der sker i
simulatoren, og virkeligheden.Nogle af de numre, synes
like "Who cares?"slags små forskelle, og de mere
"interessant" opførsel ligger til venstre for afbildes værdier.
Det ville ikke overraske mig, hvis alt dette var simpelthen montering
artefakter.

Jeg ville gladeligt ignorere en millivolt VT forskel, da jeg
vant til at se 5mV-range mismatch på identiske virksomheder.

allennlowaton · « **Svar #2 Dato:** Januar 01, 1970, 01:00:03 am »

Mange tak for svaret Sir / Madame.

Men jeg er stadig forvirret, hvorfor NMOS's femte falder, og PMOS's femte stigninger på grund af deres aspekt ratio øges?

Jeg forsøger at forholde sig denne bemærkning til beregning af skærmformat i min fremtidige udformning af enheder ved hjælp af CMOS.

Jeg ved, at variationer i den femte er ubetydelig til at tage hensyn til.Men jeg ønsker blot at tilfredsstille min nysgerrighed.Håber nogen af jer kan hjælpe mig.

Endnu en gang tak.

zopeon · « **Svar #3 Dato:** Januar 01, 1970, 01:00:04 am »

Hej,
Jeg har kørt simulering for PMOS at få Id vs Vds.For L = 6u og W = 6u til 24U og jeg så, at femte var faldende med stigende W / L.Check vedlagte billede. NMOS and PMOS (W/L) aspect ratio versus Vth

allennlowaton · « **Svar #4 Dato:** Januar 01, 1970, 01:00:05 am »

Tak zopeon for din hjælp.
Vores resultater er i modstrid med hinanden.
I mit tilfælde, jeg bruger en konstant L = 1u i alle bredder.
Se venligst nedenfor for min. SP-filer til PMOS og NMOS.Jeg leverede Vg = 1v i PMOS, så det kan have Vgs =- 0.8V ligesom Vgs = 0,8 for NMOS i denne simulation. NMOS and PMOS (W/L) aspect ratio versus Vth

Lagt efter 9 minutter:Her er resultatet af simuleringer for NMOS
Se venligst nedenfor. NMOS and PMOS (W/L) aspect ratio versus Vth

Lagt efter 56 sekunder:Her er resultatet for min PMOS NMOS and PMOS (W/L) aspect ratio versus Vth

zopeon · « **Svar #5 Dato:** Januar 01, 1970, 01:00:06 am »

Hi allennlowtown,
Jeg forsøgte at gøre med L = 1um og den femte gjorde stigning for at øge W, så jeg gætte sin korte kanal virkning, men jeg er bekymret over korte kanal effekter ved selv 1um længde for 180nm knude!Men jeg dont kende hvilken effekt der er årsag til ændringen.Måske er der nogen med enheden modellering baggrund kan forklare?

allennlowaton · « **Svar #6 Dato:** Januar 01, 1970, 01:00:07 am »

wow .. mange tak igen zopeon.De havde lagt en stor indsats med dette allerede.Måske vil jeg også gøre nogle simuleringer ved hjælp af 0.18um som længden, men med skærmformat bevares.