16:09

[SyedSJ]

Hej venner

I mit projekt «FPGA Gennemførelse af OFDM PHY - 802.11a Klage«, jeg HAV at støtte 3 obligatoriske data satser 6/12/24 Mbps.

Frekvensen på hvilken PHY-MAC grænseflade modul (PLCP) kører, er beregnet til at blive 1.5/3/6 MHz for 6/12/24 Mbps hhv.Resten af mit design kører ved 18 MHz og am nå målet på 4ľs/symbol under simulering.

Nu, at tage mit projekt til FPGA kit (DE-2), i HAV at sammenfatte de 3 ovennævnte ure fra den indbyggede ur på 50 MHz.Men det PLL IP kerne, som Altetra (for cyklon II), er un-stand til at sammenfatte de 1.5/3/6 MHz ure fra 50 MHz ur.

Er deres alligevel rundt for at nå de ure?

Tak u og ventet på en reaktion

Hilsen
Syed Shaheer Javaid

 

[firefoxPL]

tjek dette emne http://www.edaboard.com/viewtopic.php?t=311865

 

[SyedSJ]

Thanks for ur svar

Men. Exe er ikke åbning ....Programmet blev ikke initialiseret korrekt er det budskab ...

Kan u hjælpe mig i det?

 

[firefoxPL]

du ikke har Microsoft. NET installeret

 

[SyedSJ]

ok Tak ...im installere det nu at se ur arbejde ...

 

[firefoxPL]

Jeg har lige indset, at min bløde vil ikke beregne værdier for 1.5MHz da det er udviklet til at have kun heltal som input værdier, senere vil jeg ændre det og uploade en ny version, for nu kan du sætte 100MHz som input og 3MHz som produktion,
er det bør være de samme som for 50/1.5Lagt efter 4 minutter:når du formår at køre det, foreslår jeg,
at du øger bredden parameter for at få mere præcise resultater ure

 

[j_andr]

SyedSJ wrote:

/.../ De PLL IP kerne, som Altetra er un-stand /.../

 

[firefoxPL]

ja det
er simpelt, men fra min erfaring med at bruge fase akkumulator er mere pålidelige, og det er virkelig ikke tager mange ressourcer

 

[SyedSJ]

Thank u for den pågældende pulserende støtte ...

 

[firefoxPL]

firefoxPL wrote:

Jeg har lige indset, at min bløde vil ikke beregne værdier for 1.5MHz da det er udviklet til at have kun heltal som input værdier, senere vil jeg ændre det og uploade en ny version, for nu kan du sætte 100MHz som input og 3MHz som produktion, er det bør være de samme som for 50/1.5

 

[mami_hacky]

Tja, jeg tror, at firefoxPL har løst dit problem, nogen, hvordan
de ved hjælp af en sparatan 3 enhed, ønskede ur frekvenser er let opnåelige bruger CLKDV og CLKFX udgange af DCM

Hvis problemet stadig resterende fortælle mig, og
jeg vil fortælle u hvordan at indstille parametre

 

[echo47]

mami_hacky, DCM ville være et godt svar til Xilinx FPGA, men spørgsmålet er, om _Altera Cyclone II.

 

[firefoxPL]

og nogle, hvis ikke de fleste DCM's ikke kan producere frekvens lavere end Fe 12MHz