17:24

[jay_ec_engg]

Hej venner ..
Jeg vil konvertere 2.048 MHz til 10Mhz ...Jeg har Spartan-3 enhed ...Brug af DCM Jeg er ikke i stand til at få det nøjagtige faktor for 10MHz ..Jeg forsøgte at søge PLL også ...men couldnt få noget ...Kan nogen hjælpe mig ..

 

[maestor]

Hej,

Hvordan præcis vil du have din 10 MHz ur, har du til at skabe en slags 1PPS signal eller noget ....?

-maestor

 

[au_michael]

Jeg tror, det er nemmere at få 2.048 fra 10MHz.Du kan få en 10Mhz ur fra 2.048 ur.Men det lader til, at det er svært at gøre uret egne bedre cyklus og sætning.Så kan du fortælle noget om dit projekt og anvendelse?Af den måde, uret nøjagtighed depent kilden til uret, så hvordan de 2.048 er, og hvordan de 10Mhz er.

 

[jay_ec_engg]

ur kilder er meget præcis ..og jeg planlægger at få ganget ur til at være meget præcis ...witth mindre end 10ppb ....
Jeg forsøgte at få den samme med cDCM af Xilinx ..Jeg burde få den faktor 4,8828125 (10M/2.048M) ...men jeg fandt jeg kan få 4,8 (24 / 5) med Spartan-3.
enhver ekstern PLL kan gøre dette?

Har nogen har en idé?

 

[VSWR]

Divider 2.048 MHz i 2048 via en tæller til at få en 1 kHz signal.Brug dette 1 kHz signal som reference signal til en PLL, der har en phaselocked 10 MHz VCO.

 

[elcielo]

http://www.edaboard.com/viewtopic.php?t=63602&highlight =

 

[bibo1978]

Jeg tror, at DCM kan ikke arbejde på denne hastighed er det designet til at arbejde ved 24 MHz minimum, så DM kan ikke være en nogotiable løsning på en sådan konstruktion, en ekstern PLL kan gøre dette eller kan Gitter ny FPGA indeholder en interne PLL men jeg dunno uret hastighed det håndtag,

Thats all folks

 

[Mazi3]

gøre ved 10x formeringstempo signal, for at få 20.48MHz.derefter gøre DDS som:

if (clk'event og CLK ='1 ')
og derefter
ACC <= ACC melodi;
udgangen, hvis;

tune er tune ord som: fout/20.48 * 2 ^ N, hvor N er bredde akkumulator.bruge 24-32 bit præcision.du Häme nogle mere jitter i signalet, men frekvensen kan være ganske precisious på længere skalaer

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Smile" border="0" />

0,1-1 Hz!

Jeg glemte at tilføje, hvordan du får det ur ud

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Smile" border="0" />

tage MSB bit af akkumulator, tage den til BUFG føreren og Voila ...

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Smile" border="0" />

 

[tlp71@hotmail.com]

Jeg læste den sidste post, men hvis jeg ikke worng Xilinx sagde i DS, at minimumsværdierne input frekvens til at låse PLL er 24 MHz.
Hvis du vil gøre en 10 MHz, ikke i FPGA fra 2040 kan du bruge en cy22392 eller lignende.
spor en 2048 kan du få en 10mhz 0 ppm.

 

[echo47]

Hvis du ønsker et lavt jitter udgangssignal, du har brug for en ekstern PLL.
Selv hvis DCM ville arbejde på 2 MHz, det har nogle jitter.
Den krævede PLL forholdet er 625/128.
At Cypress chip lyder som en god kandidat.

 

[freeinthewind]

u kan bruge DDS (direkte digital synthesizer), som kan give u enhver frekvens u nødvendig.

 

[eBond]

Hii Dens virkelig simpelt spørgsmål om mins BRUG Gitter ISPCLOCK Chip 5560 vil du få de korrekte output ..
Bond