5 point for at hjælpe mig (ModelSim problem)

[mamsamae]

Jeg arbejder i et FPGA design med ise8.2 og bruge blockram i det, når jeg forsøger at simulere det i ModelSim følgende fejlmeddelelse vises # ** Error: L: / Master / simulation_lib / XilinxCoreLib_ver / XilinxCoreLib_ver_source.v (24.639): $ inddrivelse (posedge CLKB: 3080 ns, posedge CLKA & & & collision_posa_posb: 3080 ns, 1 ns), # Tid: 3080 ns Iteration: 4 Instans: / test_module/mac_recsiver/cpu/ram_no_1/inst

 

[echo47]

Jeg er ikke sikker, men undersøge dine Simuleringen tid = 3080 ns for at se, hvis begge blok RAM porte skriver samtidigt til den samme hukommelse adresse. Det ville være et "sammenstød" med uforudsigelige resultater i hardware, så den Xilinx HDL-modellen kan være advarer dig.

 

[rberek]

Du vil også få en fejl som denne, selv når begge havne i de to port RAM er indstillet til den samme adresse, og du skriver at kun én af dem. Produktionen af ​​den anden port vil skifte til de data, du har skrevet den første havn i en ur eller to af de skriver. Du er nødt til at sikre, ved design, at hvis du læser output data inden for et par ure af de skriver på den anden port, at du får de ønskede data. Hvis du vil bruge din sag som et eksempel, på tidspunktet 3080, skriver du ind i en port (sige port A) i din hukommelse. Adressen på den anden port (port B) er formentlig den samme som den adresse på port A. Hvis du altså prøve port B på dette tidspunkt, får du den gamle værdi. Et ur eller to senere, hvis du prøve port B, får du den nye værdi. Da der ikke er læst aktivere på havnene, er simulatoren ikke vide, når du prøver data på port B, så det sender et generisk fejl til at gøre dig gå look og tjek situationen for dig selv. Det er dit job at koordinere læser og skriver mellem de to porte, så du altid får de data, du ønsker.