Actel design flow og timing begrænsninger

[Buenos]

hej

Actel anbefaler at oprette timing begrænsninger i "Designer", der er P & R værktøj.Men hvis jeg ændre VHDL-kode, resynthesize, og åbn designer for P & R igen derefter den tidligere opsætning begrænsninger forsvinder.Dette skyldes, at syntese værktøj overskriver dem til standardværdierne.

Hvis jeg tilføje et conctraint SDC-filen i synplify synthesizer projekt, så dets OK, men hvis jeg ændre VHDL-kode og åbne Synplify igen, SDC fil føjes til projektet igen, fordi de Libero regenererer den Synplify projekt - uden SDC-fil.

Hvis jeg tilføje en ny SDC fil i Libero, så vil det fremgå af Synplify, men vil ikke indeholde ure og andre redskaber automatisk, bliver det kun en tom fil.Hvis jeg åbner den i Synplify / Anvendelsesomraade det vil være et tomt regneark.I dont vil skrive alt manuelt.

Så, hvordan de vil forvalte timing begrænsninger i Actel-Libero/Synplify/Designer flow?

 

[shitansh]

Hej,

Før påberåbe synplify for synthesisyou kan tilføje constraint fil (*. sdc), hvor du kan skrive timing relateret constraint gerne falske vej, clock generator, input forsinkelse, output forsinkelse ... etc.

så hvis du påberåbe designer Libero genereret SDC fil vil kopier at constraint form synplifile constraint fil og så samtidig gøre plads og deroute du behøver ikke at give igen SDC fil fordi værktøjet fandt automatisk genererede constraint-fil, som alle har constraint De har givet i SDC-fil mens syntese.

HTH,
--
Shitansh Vaghela

 

[Buenos]

hej

tak,

ja, dybest set kan jeg ikke oprette mine begrænsninger i anvendelsesområdet-regneark og holde det, jeg kun kan skrive den begrænsning i hånden.sine ikke alt for convinient.
eller måske kunne jeg oprette det på synplify-rækkevidde, derefter føje den til Libero projekt senere ...

 

[shitansh]

Hej,

på dette stadium, selv jeg dont kende om det er muligt eller ej, men hvis jeg kommet til at kende sikker på vil fortælle dig, og hvis du kommer til kmow før mig venligst dele det.

Tak.