AD konverter simulation

[neo]

to set the ramp slope to be ajusted to provide one output in a sampling period?

hvor jeg simulere statiske resultater 10bit ADC (ingen manglende kode garanti, DNL ...), er det et must

at indstille rampen hældning, der skal justeres til at levere en ydelse i en prøvetagningsperiode?
kunne jeg simulere ADC 1LSBjump/2sampling periode (Ts), eller 1/3Ts, dosis det noget?hvorfor?
Senest redigeret af neo på 06 august de 2005 3:48, rettet 1 gang i alt

 

[lydl]

gør ikke noget.Bare sørg for alle de konverteringen punkt kan du stikprøven

 

[elcielo]

ADIsimADC Virtual Evaluation Board

http://www.analog.com/en/content/0, 2886.760% 255F% 255F67545, 00.html

ftp://ftp.analog.com/pub/www/techSupport/designTools/evaluationBoards/downloads/AnalyzerSetup_v4_5_17_C.EXE

http://www.analog.com/Analog_Root/static/techSupport/designTools/ADC_Models/license/matlab_license.html?adc=Matlab_Support2.zip

http://www.analog.com/Analog_Root/static/techSupport/designTools/ADC_Models/C_Support.zip

 

[neo]

lydløse skrev:

gør ikke noget.
Bare sørg for alle de konverteringen punkt kan du stikprøven

 

[Btrend]

Der er en metode, der kaldes histogram metode, der har behov for flere point i hver kode ord.normalt (4 ponits) / (1 kode) bruges til at simulere statiske egenskaber.
u kan søge i dette forum om ADC test, der findes en IEEE standard (1241) og DYNAD dokument taler om testning af ADC.

 

[neo]

Btrend skrev:

Der er en metode, der kaldes histogram metode, der har behov for flere point i hver kode ord.
normalt (4 ponits) / (1 kode) bruges til at simulere statiske egenskaber.

u kan søge i dette forum om ADC test, der findes en IEEE standard (1241) og DYNAD dokument taler om testning af ADC.

 

[Btrend]

1.in taler om "statisk", er lang hensyn til variable forandringer.
i at tale om "dynamisk", er tiden knap for at variable forandringer.

2.hvis u ønsker at øge ur simulation hastighed, form for makro modellering nogle nødvendige, for at forenkle ur hele chip kompleksitet.

3.anyway, sammenlignet med debugging cyklus efter chip er tilbage, hvad u tilbringe i ur simulation er ret "korte", vil u nok vide, hvad jeg mener hvis ur chip er tilbage, og noget er forkert, men u kan ikke finde ud af, hvad der foregår.