ADC dynamiske ydeevne

[ChaCha]

Hej
At evaluere ADC dynamiske parametre som SNDR, sfdr, ENOB osv., vi normalt anvender en fuld skala sinusformet signal på indgangen.
Kan ethvert organ fortælle, hvordan kan vi vælge hyppigheden af denne sinusbølge??
Jeg anmoder om en detaljeret forklaring ..

Thanks a lot.

 

[news]

Po ostatnich "wróżbach" na temat wielkiego sukcesu Windows Phone 7 w przyszłych latach, przyszła pora na małą aktualizację dotyczącą rozwoju Windows Phone Marketplace - obecnie jest w nim ponad 13 tys. aplikacji.

Read more...

 

[electronspin]

Ideelt hyppigheden bør ikke sagen, men når en ADC er gennemført frekvens ender mattering en masse.

Jo højere frekvens, jo værre er resultater, blive (normalt).

Ting, der kan forårsage øget hyppighed nedbrydning som funktion af frekvens er:

1.Sample and Hold: Dette er en fælles frontend blokere en lettelse for kravet om en følgende udvalgte blokke, der sker parallelt (dvs. sammenligningsstofferne).Formålet med Sample and Hold er at lette timing krav og give tilstrækkelig køre kræfter til følgende blokke, kan de forstærkere, komparatorer, resistor strygere, gm celler, kondensatorer, mv Settling gange for stikprøven systemer (stort set alle ADCs) kan forårsage harmoniske i produktionen og som afvikling gange bliver værre for højere frekvenser, højere frekvens indgange forringe ydeevnen gennem overtoner.
2.Komparatorer: Dette er kød og kartofler i en ADC og alle ADCs skal have mindst en smule komparator eller atom-ADC.Komparatorer normalt udtages systemer, der lider under afvikling tid problemet er nævnt ovenfor.
3.switches: alle i hele en ADC afbrydere findes for tilslutning af indgangssignaler, referencer etc. på bestemte tidspunkter i løbet af et ur cyklus.Når disse parametre bruges til at forbinde signalet og referencer (som ender med at blive forbundet i et signal pårørende måde (normalt)), så kan switches er ohmsk og kapacitiv hvilket betyder, at de faktisk er frekvens afhængig impedans's.Dette er en af de ting, der forårsager problemerne i de to ovennævnte punkter, som vedrører at løse gange.

Alle ovenstående vedrører den Grundsætning, at hurtigere er sværere på grund af løse gange.Jeg har set tilfælde, hvor der på grund af sammenblanding med andre ure på chippen, der, hvor der faktisk er særlig frekvenser, der var værre end den maksimale.Du kan også have forbindelse med strømforsyningen støj, når den chip afkobling eller slukket chip afkobling ændrer sig som funktion af frekvens, og der er visse frekvenser, som faktisk er mere følsomme.Alt dette vedrører blande signalet med andre toner på strømforsyningen / reference.

Hvis man ser på folks grunde på SNDR / etc i de fleste papirer du vil bemærke, at de falder fra, da de kommer tæt på FS / 2.Årsagerne er normalt dem, der er foreslået ovenfor.Jeg håber dette hjælper.

Som en afsked oplysning vil jeg nævne, at du ikke nødvendigvis brug for dit input frekvens at være mellem DC og FS / 2.Ud over de bandbass / Highpass slags ADCs, er der også tanken om at bruge dine grundlæggende flash / rørledning til delprøve.I dette tilfælde input frekvens er faktisk over FS / 2 og prøveudtagning handling selv blander indgangssignalet ned til baseband.I dette tilfælde er kernen i ADC kan operere ved frekvenser kun interessant op til FS / 2 henviser til, at prøve og hold skal faktisk fungere korrekt på dit input frekvenser.

Du er velkommen til at fortælle mig, hvor du tror jeg er forkert eller tilføje ideer!