ADPLL DESIGN HJÆLP

[talk2god]

Hej,
Kan nogen hjælpe mig

<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Spørgsmål" border="0" />Jeg er at designe et Digital-PLL med et center freq.af 2.048Mhz med 100 Hz mellemrum.Jeg har en 66Mhz krystal og for at nå dette trin-størrelse, count værdi for fraktioneringseluering-N counter er for høj.Hvordan kan jeg løse dette problem

<img src="http://www.edaboard.com/images/smiles/icon_rolleyes.gif" alt="Rolling Eyes" border="0" />

 

[hanstarro]

Jeg er ved at gennemføre en vhdl ADPLL i de kommende uger.

Jeg har fundet en god forklaring om adplls på:
http://www.aicdesign.org/2003% 20PLL% 20Slides/L050-ADPLLs-2UP (9_1_03). pdf

eksempel adpll koden kan findes på:
http://www-unix.ecs.umass.edu/ ~ djasinsk / pll.html

Hvis du finder ud af, hvor gode eller dårlige eksempel implementeringen er let me know please.hilsen
-Hans

 

[Serg_SV]

Zarling har meget udstyr til beslutte dit problem.