Advarsel:: PhysDesignRules: 372 - Gated ur.?

[xtcx]

Hi everyone, jeg fik denne advarsel i Generering programfil under Xilinx ISE 8.2i. (VHDL)
Citat:

ADVARSEL: PhysDesignRules: 372 - Gated ur.
Clock netto clk_RECOV_op_OBUF er

stammer fra et kombinatorisk pin.
Det er ikke godt design praksis.
Brug CE

pin til at kontrollere indlæsning af data i flip-flop.

 

[echo47]

Din kodestykket er for lille til at se nøjagtigt, hvad der går galt (hvis ikke clk_recov kommer fra? Hvor går clk_recov_op hen?), Men ISE er at advare dig om ikke at bruge en logisk gate at generere et clock-signal.To mulige problemer: Start og stop et ur med en logisk gate er risikabelt design praksis i en FPGA.Også, at køre et ur netto fra en logisk gate bruger FPGA ordinære routing stier (i stedet for en lav skew globale ur netto), så den resulterende routing forsinkelse skew kan få din synkron logik til funktionsfejl.

Jeg kan gætte, at i stedet for at gøre dette:

clk_recov_inv <= IKKE (clk_recov);clk_recov_op <= clk_recov_inv;

måske det eneste du skal gøre er at uret produktionen flop på de negative kanten af clk_recov.Det er kun et gæt.

Svaret database besked du fundet tilsyneladende ikke er relateret til advarslen.

 

[xtcx]

echo47 skrev:

Hvor kommer clk_recov kommer fra?
hvor kommer clk_recov_op hen?).

 

[cherjier]

Citat:

ARKITEKTUR Behaviarol af TEMP er

SIGNAL clk_recov, clk_recov_inv: STD_LOGIC;BEGIN

clk_recov_inv <= IKKE (clk_recov);

clk_recov_op <= clk_recov_inv;

PROCESS (clk) IS

 

[xtcx]

cherjier skrev:

så hyppigheden af clk_recov_op = clk_recov / 2?

 

[cherjier]

hvis det er tilfældet, clk_recov_op er drevet af logisk gate og jeg er enige om, hvad echo47 sagt.generere et ur med en logisk gate er ikke et godt design