advarslen i syntese-synpify pro

[binurc]

Hej, Når jeg laver syntese - følgende advarsel kommer. "Sekventiel eksempel os_ig_init_isto [5] er blevet reduceret til et kombinatorisk gate ved konstant formering". Kan du pls forklare mig, hvad er årsagen til dette? Er denne advarsel er ignorable?

 

[friday182]

Hej, Hvilket betyder os_ig_init_isto [5] ikke anvendes i din kode eller kan erstattes af en anden signal, betyder syntesen værktøjet ikke tildele en individuel celle til det. Dette er en optimering arbejde syntese værktøj. Normalt behøver du ikke bekymre dig om det. For at få detaljerne, finder du dette signal i netlist at se, hvordan det kan realiseres ved port niveau.

 

[binurc]

Hej, Tak for dit svar. Jeg tilføjer et stykke kode her: konstant C_I_G1_OFF: std_logic_vector (7 downto 0): = "01100000"; signal os_ig_init_isto: std_logic_vector (7 downto 0): = "00000000"; os_ig_init_isto

 

[friday182]

Definer et signal betyder ikke, det skal være i hardware. Det er afhængig af den faktiske virkning af signalet. Hvis du ikke bruger den til at gøre noget, værktøjet måske fjerne dette signal, selvom du tildelt en værdi til det. Værktøjet vil ikke sætte nogle ubrugelige poster i hardware.

 

[binurc]

Hej, jeg tildele dette signal til et output port. Så jeg må ikke miste denne værdi. o_ig_init_isto: ud std_logic_vector (7 downto 0); o_ig_init_isto

 

[friday182]

Hej, jeg tror ikke du har mistet signalet. Hvis signalet er tilsluttet en port, bare ved hjælp af multi-meter eller muligheder for at måle det at se, hvis du har mistet det. Og jeg kan stadig ikke se, hvad du gjorde på os_ig_init_isto, det er nytteløst nu.

 

[binurc]

Hej, Tak for dit svar. Jeg har ændret koden, og nu denne advarsel fjernes. Tak for den indsigt på advarslen.