Advarsler når simulere RAM baseret Shiftreg

[sivarajm]

hej, jeg har genereret en RAM baseret Shiftreg (959bit) fra ISE10.1i. når jeg simulere i model sim, får jeg nogle advarsler. Jeg har givet Bellow ... Jeg har ligefrem oprettet corelib og jeg har samlet alle de komponenter det nedded så jeg simuleret, men jeg får sådan Når jeg forestiller jeg holdt min simulation Resolution i "ps". Kan u fortælle mi hvordan man kan klare dette problem. -------------------------------------------------- --------------------------------------------- # Loading C: \ FPGAdv63LS \ Modeltech \ win32/../std.standard # Loading C: \ FPGAdv63LS \ Modeltech \ win32/../ieee.std_logic_1164 (krop) # Loading C: \ FPGAdv63LS \ Modeltech \ win32/../ieee.numeric_std ( krop) # Loading C: \ FPGAdv63LS \ Modeltech \ win32/../std.textio (krop) # Loading xilinxcorelib.prims_constants_v9_0 # Loading xilinxcorelib.prims_utils_v9_0 (krop) # Loading xilinxcorelib.pkg_baseblox_v9_0 (krop) # Loading xilinxcorelib.c_reg_fd_v9_0_comp # Loading work.shift_reg_959 (shift_reg_959_a) # Loading xilinxcorelib.c_shift_ram_v9_0 (adfærdsmæssige) [color = red] # ** Bemærk: BEMÆRK: c_shift_ram_v9_0: afsluttet kontrollere generiske # Tid: 0 ps Iteration: 0 Region: / shift_reg_959/u0 File: F :/ PROJECTS/PROGRAMS/CDMA_1023/Shift_Reg/shiftreg_core/c_shift_ram_v9_0.vhd [/color] # Loading xilinxcorelib.c_reg_fd_v9_0 (adfærdsmæssige) ------------------------- -------------------------------------------------- --------------------

 

[o_nayyeri]

hi ISE 10,1 har nogle problemer som at jeg ting at problemet finder sted fra ISE opdateringsfilerne jeg foreslå dig at bruge ISE 9,1 held og lykke