"aflytning" signaler af HDL-moduler til kontrol?

[umairsiddiqui]

Stiftelsesoverenskomst,inside the module...(i'm working in vhdl)

Sir, oftest i verilog jeg har set første $ display i
modulet ... (jeg arbejder i vhdl)

Som udgangspunkt må jeg også wanto trykke på den indre og ydre signaler og registrere produktionen af mine brugerdefinerede CPU (i vhdl forsøg på modelsim 5,7 brugerdefinerede Xilinx udgave) og logger dem i filen, for vigtige processor instruktionerne.

burde jeg skrive "logging" procedure i siden styreenheden kode (skabe rod) - gør det en del ...
og tilføje kommentarer som
Kode:

- Synopsis syntese oversættelse off

 

[echo47]

Ved hjælp af hierarkisk signal navne, kan din prøvebænk få adgang til nogen af dine design signaler, og derefter vise dem, log dem, uanset hvad.Men en eller anden måde synes jeg, er ikke det svar, du har brug for.

Har du opdaget denne formateret tekst output-metode?Det er ikke printf, men det er bedre end ingenting:
skrive (some_file_handle, real'IMAGE (some_real_variable) & string '( "noget tekst") & time'IMAGE (some_time_variable) & LF);

 

[bibo1978]

Jeg tror, du kan også bruge modelsim sig til at spore din kode, ved at bruge virtuelle funktion og virtuelle signaler.Det er undertiden egnet, men jeg ved ikke om dette er passende for din situation.