alt Leakge Power

C

cafukarfoo

Guest
Hello Sir / Fru,

Jeg køre et design både i 400KHz og 1.1MHz ur constraint.

For design constraint i 400kHz,
samlede udsivning magt = 2.7uW

For design constraint i 1.1MHz,
samlede udsivning magt = 0,7 UW

Kan nogen hjælpe med at forklare dette?Tak.

 
Gate-området er det samme.

Både design har samme Gulvplan.

Alt samme forvente uret hindring er højere for den anden.

 
Hvis design er nøjagtigt de samme derefter lækage skal være den samme.Du bør kontrollere, hvad biblioteket celler bruges ... lyder som en har en højere VT så du har lavere udslip, men det er usædvanligt, at det at være hurtigere en.

Er du sikker på, at disse ikke er dynamisk effekt numre?

 
Hej,

Kan du give det samlede antal eller procentdel af høj vt, lav vt og regelmæssig vt celler, der anvendes i både Iterationen?

Så lavt vt celler vil have højere udsivning og mindre dely mens høje vt celler vil have lav udsivning og højere forsinkelse pls undersøge forsinkelsen og udsivning af forskellige vtcells i biblioteket.

Det kan bidrage til at finde ud af svaret.

Tak ..

HAK ..

 
cafukarfoo wrote:

Hello Sir / Fru,Jeg køre et design både i 400KHz og 1.1MHz ur constraint.For design constraint i 400kHz,

samlede udsivning magt = 2.7uWFor design constraint i 1.1MHz,

samlede udsivning magt = 0,7 UWKan nogen hjælpe med at forklare dette?
Tak.
 
Det er meget interessant synspunkt fra AdvaRes.

For at bekræfte din teori, jeg har brug for at kontrollere antallet af lav VT celle vs række højt VT celle.

Kan nogen guide mig, hvordan man kan kontrollere det?

Tak.

 
cafukarfoo wrote:

Det er meget interessant synspunkt fra AdvaRes.For at bekræfte din teori, jeg har brug for at kontrollere antallet af lav VT celle vs række højt VT celle.Kan nogen guide mig, hvordan man kan kontrollere det?Tak.
 
Det er en SMB/I2C slave kredsløb kontrol del.

Hvordan kan jeg finde ud af, hvilke celle er lav VT og høj VT?

 
Lav VT vs høje VT celler normalt har en anden Naming Convention i din. Lib-fil.Du bør kunne bare grep <vt syntax> <netlist> | wc-l

 
Hej iwpia50s,

Jeg bruger TSMC biblioteket.

Kan du fortælle mig, hvad er <vt syntax>?

Tak

 
Hej,

For TSMC lib.f.eks cellX * TL vil være lav vt, cellX * TH vil være højt vt og cellX * TR vil være regelmæssig vt celle.

Eller du kan også analysere bue rapport af biblioteket og comapre lækage og forsinkelser af perticular gruppe af celler
dvs. stor vt og lave vt.

Det kan hjælpe dig.

Tak ..

HAK ..

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top