ASIC Design flow

[Dhaval Parikh]

[Hej venner
Jeg ønsker fuld ASIC-design flow og information om de forskellige typer af optimering i verilog syntese.]

 

[haneet]

Dhaval gå tænkte dette link.Det er i denne tråd kun.

ftopic210745.html.

 

[Hards]

Hey Dhaval u netop læst Smith bog for ASIC-design flow og læse hjælpe manualer til kadence
bruge dette link
http://www-ee.eng.hawaii.edu/ ~ msmith / ASIC / HTML / ASICs.htm # anchor11320

 

[anishrai]

u kan henvise enhver VLSI bog .... de fleste af dem giver flow ... ya smith wil være ret så nyttig

 

[dsairajkiran]

Hej Dhaval,
ASIC flow .....

specifikation ----> adfærdsmæssige beskrivelse ----> simulering ----> syntese ---> gate niveau Netlist opnås ---> flooorplanning (inkluderer magt planlægning )---> placering ---> trail rute ---> RC udvinding ---> forsinkelse beregning ---> timing analyse ---> ur træ syntese ---> timing optimering (med formeret ur )---> detaljeret routing ---> magt analyse -- -> DRC/LVS---> gds2.

Under syntesen optimering kan gøres for området eller timing.By standard værktøj er optimering for området.