ATPG gate niveau simulering w / kommenteret timing

C

cheelgo

Guest
pattern simulation w/ sdf.

Øjeblikket jeg støder stort problem for slags overgang
mønster simulering w / sdf.
bruge 1000 mønstre.
I MAX betingelse, / mønster simulering er ren w o paradoksproblemer.
men i min tilstand, mønster simulering støder stort antal misforholdet, men begrænser gerne 14 mønster ud af 1000 mønstre mislykkedes.for ex.simulering værdi er 1, men forventede værdi er 0.

øjeblikket ved jeg ikke, hvor begynde at gøre analysen.
Mange tak for din hjælp.
venlig hilsen
Cheelgo

 
Fra din describption, er det mere sandsynligt et problem om timing.Kan du finde ud af hvilken FF gøre dette misforhold?Så kan du dumpe den bølge af scanningen ikke kæden, når du simulere med fejlen mønster.I mit eksperiment, dette kan være clock skew problem mellem forskellige ur træ, der er genereret separat.

Med venlig hilsen
Jarod

 
Hi Jarod,
tak for dit svar.
Jeg må finde nogle stoffiltre Faile i en test mønstre.men jeg ved ikke, hvordan man kan dumpe bølgeform af scanningen ikke kæde.kunne du give mig nogle reference eller en instruktion for at lave denne slags losseplads.
I mellemtiden har jeg også kontrollere, at disse paradoksproblemer meste er hårdt misforholdet (1 vs 0).
hvis vi kan bekræfte, at det skyldes clock skew, hvad vi kan gøre for at få rene / stabil prøvebillede for test ingeniør?

Venlig hilsen
Cheelgo

 
Hi Cheelgo,
Jeg havde kun bruge syntest's værktøj til at generere prøvebillede.I testen mønster generation, vil det også udskrive de oplysninger, der indeholder alle stoffiltre tilhørte hver kæde i præsentationen af hierarkisk instans navn.Ved at skrive nogle scripts til at udtrække disse oplysninger og skrive de udtalelser, dump bølge af hver FF, du ønsker.I simulation,
behøver du kun at inkludere den fil genereres ovenfor.

Med venlig hilsen
Jarod

 
Hi Jarod,
Jeg ved, hvordan man slipper simulering interaktiv tilstand at observere FF's signal.- Dette stoffiltre årsag paradoksproblemer i simultion.
hvad der forstås ved at dumpe, det er bedre for debug eller for batch-run?
indtil nu ved jeg det FFS relateret til scanning kæde og ikke FFS for manglende mønster, men vi gør ikke dump.
tak
Cheelgo

 
Hi Cheelgo,
Kan du fortælle mig, hvad ATPG værktøj, du bruger, og hvad du vil bruge til at køre simulering.Jeg bruger Syntest Turboscan at generere de prøvebillede, og derefter bruge ncverilog at køre disse prøvebillede med fsdbDumpvars () redegørelse.

Med venlig hilsen
Jarod

 
Hi Jarod,
Jeg bruger FastScan til at generere mønster og bruge Mentor Modelsim at simulere mønster.
efter dump, som er det næste skridt?

tak
Cheelgo

 
Hi cheelgo,
Det næste skridt er ligesom normale debuging med simulering.Du kan se input / output-signaler i det mislykkes FF og dets forbundne FF, især uret pin.

Med venlig hilsen
Jarod

 
Hi Cheelgo,
Jeg tror, du har designet holde timingen krænkelser om DFT skanne chain.Are du sikker på STA-processen, er der ingen setup / holde timingen krænkelser (MAX og MIN) i dig design?

 
Hi flyingjk,
min DFT scanne kæde bestået prøve MIN / MAX uden mismatch.
tak.
Cheelgo

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top