ATPG og post-layout simulering

[ywguo]

Hej,

Jeg designede en chip med scanning kæde.Sted og rute værktøj genereret en scanning for fil til at instruere design compiler for at omorganisere scanningen kæden.Så design compiler eksporteres Netlist til Tetramax.

Vi løb ATPG og genererede test mønstre.Simuleringer med den prøve, mønstre og syntetiserede Netlist bevist, at scanningen kæden havde ret.Men simuleringer med den prøve, mønstre og post-layout Netlist mislykkedes.

Er du erfaring med DFT design?Eventuelle kommentarer er velkommen.Tak

Yawei Guo

 

[joe2moon]

>> Simuleringer med syntetiserede bestået Netlist ...
>> Simuleringer med post-layout Netlist mislykkedes ....
-------------------------------------------------- ---------------
I første omgang bør du kende forskel på disse 2 simulering kører.

For eksempel har hvilke muligheder er blevet brugt i løbet af disse simuleringer?

Under simuleringen w / syntetiserede Netlist, du måske anvendte enhed-forsinkelse eller nul-forsinkelse, og ikke slå-om timing kontrol.

Mens simulering w / post-layout Netlist, måske du har mærket en SDF fil.
-------------------------------------------------- ----------------

For det andet, skal du sørge for dit indlæg-layout Netlist er STA ren i scanningstilstand.

Især ikke holde gang krænkelser er tilladt.
-------------------------------------------------- -----------------

Håber ovenstående ideer kan hjælpe mere eller mindre

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Smile" border="0" />

 

[sam31]

Hej,

Der er timing krænkelse?

 

[ywguo]

Hej,

Jeg brugte scanningen kæden genbestilling flow indføre ved Synopsys.Til sidst fandt jeg design oversætteren ikke ændre rækkefølgen af scanningen kæde, som der på det sted og rute værktøj.Ifølge denne strøm, bør udforme compileren omarrangere scanningen kæden efter sted og rute, som på det sted og rute værktøj.

<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Græder eller meget trist" border="0" />Før sted og rute, skriver design compileren følgende.

dc_shell> set_scan_configuration-prtool avant
dc_shell> write_layout_scan-out design.def-noclockdomain
dc_shell> skrive-f db-hier cpu-out mydesign.db
dc_shell> skrive-f verilog-hier cpu-out mydesign.v

I Apollo, udsendte jeg scanningen chian før preplacement, tilsluttede derefter at scanne kæden, og optimeret det efter CTS.

Skriver de nye scanning genbestille fil
dbDumpScanChain (geGetEditCell) "scan.rpt"

Efter sted og rute, compiler design læse

dc_shell> set_scan_configuration-prtool avant
dc_shell> set_scan_configuration-prfile scan.rpt
dc_shell> sæt test_dont_fix_constraint_violations sandt
dc_shell> insert_dft-ignore_compile_design_rules

Har du nogen kommentarer?

Tak for din kindful hjælp.

Yawei

 

[dr_dft]

Yawei,

Er der nogen grund til, du kan ikke bare skrive en scanning-genbestilles Netlist fra Apollo, og bruge den til dine ATPG og post-layout sim?
Hvorfor har du brug for at gå tilbage til design-compiler?

 

[ywguo]

Hej, dr_dft,

4 dage siden, jeg skrev en scanning genbestilles Netlist fra det sted, og ruten værktøj, men ATPG kan ikke finde en scanning kæden.Så jeg prøvede at bruge den strøm, som jeg beskrev ovenfor.Tak
Yawei

 

[dr_dft]

Ywguo,

Lyder som om dit problem er i den post-layout Netlist produceret af Apollo.Er det muligt, at Apollo ikke gøre at ændre på rækkefølgen korrekt?
Hvilke fejl / advarsler fik du, når du forsøger at køre ATPG med postlayout Netlist?

 

[szwxxy]

dr_dft skrev:

Ywguo,Lyder som om dit problem er i den post-layout Netlist produceret af Apollo.
Er det muligt, at Apollo ikke gøre at ændre på rækkefølgen korrekt?

Hvilke fejl / advarsler fik du, når du forsøger at køre ATPG med postlayout Netlist?