C
CADDevil
Guest
Hej,
Jeg forsøger at simulere og synthetise AVR kerne, som jeg hentet fra www.opencores.org.
Nogen prøvet det?
Når jeg forsøger at oversætte IP for Modelsim (i FPGAdv 6,1), jeg får syntaksfejl.
Men når jeg ser på de kilder, jeg kan ikke se noget galt.Naturligvis mit kendskab til VHDL er begrænset, men jeg indskrev den i "Designer's Guide to VHDL"), og alt synes OK.
Alle kan hjælpe?Thx CADDevil
Jeg forsøger at simulere og synthetise AVR kerne, som jeg hentet fra www.opencores.org.
Nogen prøvet det?
Når jeg forsøger at oversætte IP for Modelsim (i FPGAdv 6,1), jeg får syntaksfejl.
Men når jeg ser på de kilder, jeg kan ikke se noget galt.Naturligvis mit kendskab til VHDL er begrænset, men jeg indskrev den i "Designer's Guide to VHDL"), og alt synes OK.
Alle kan hjælpe?Thx CADDevil