Bandgap reference (Udgangsspænding variation)

M

mike_bihan

Guest
Normalt har vi ligning af produktionen af bandgap:

Vref = K * Vtn Vbe

Normalt K består af nøgletal af modstande og BJTs.Men Vbe af BJT er relateret til den nuværende, som er relateret til modstand værdier.

Hvorfor er der ingen bekymring for modstand værdi variant?
Beklager, men du skal login for at se denne tilslutningskrav

 
Jeg tror, at erramp produktion styre nuværende vasken, da den nuværende synkehastigheden gå til R2, så annullere R's variation.that 's min mening

 
Faktisk er den absolutte værdi af den nuværende (bestemt ved R1) vil påvirke det bandgap output spænding.Men det
er en anden ordens effekt.Hvis den modstand ændringer / - 10% (typisk for IC processer), output spænding vil kun ændre / - ln (1,1) * Vt = / - 2,5 mV.
Men spredningen af Is og Beta i transistorer vil give mere afvigelse.

Scepter

 
Jeg tror, det vil have nogle afhængigheder på modstand værdi.Så i høj nøjagtighed bandgaps, finjusteres modstande er nødvendig.

 
i nøjagtig reference, spændingen kun afhænge af forholdet mellem modstande.

 
Qutang:

Du tror Vref er uafhængig af R?
Please give flere detaljer, hvis muligt.

Faktisk
er jeg enig med scepter.

 
Haha - du fyrene må begynde at gøre din matematik på dette stuff ..For de flestes vedkommende, det skyller ud.For eksempel: Multiplicer alle modstande med 1,2.nu ptat nuværende er 20% mindre end du tidligere har troet, men Rgain er 120% af, hvad du tidligere troede => 1.

I virkeligheden er vi tilføjer trim kredsløb til bandgaps når vi begynder at bekymre sig om processen variation.MEN - for en "trække det og gå" bandgap, skal du være i stand til at få i løbet af et par procent uden trim.

 
du skal overveje dette spørgsmål i dit design.Du kan vælge forskellige slags modstande for at få dit design ydeevne.

 
Kan nogen forklare, hvordan du vælger den passende bias nuværende værdi af PTAT ckt at minimere Vbg variant?

Desuden, hvis temp koefficient på modstand er overvejet, hvordan man kan sænke sin virkning på Vbg variation??

Tak for enhver kommentar på forhånd:)

 
Kan nogen forklare, hvordan du vælger den passende bias nuværende værdi af PTAT ckt at minimere Vbg variant?

Desuden, hvis temp koefficient på modstand er overvejet, hvordan man kan sænke sin virkning på Vbg variation??

Tak for enhver kommentar på forhånd:)

 
Spørgsmål om bandgap kredsløb:
Hvad tærskel spænding har NMOS transistorer?
NMOS gate-sourse spænding skal være mindre end spænding på dioder over temperaturomraade!

 
Citat:

I virkeligheden er vi tilføjer trim kredsløb til bandgaps når vi begynder at bekymre sig om processen variation.
MEN - for en "trække det og gå" bandgap, skal du være i stand til at få i løbet af et par procent uden trim.
 
renskæring modstand er altid bruge en smal metal tied.a få selskab bruge zener diode

 
Denne bandgap kredsløb er bygget i spænding mode og modstand ikke påvirke temp Sikkerhedskoefficienten for bandgap kredsløb, da det er temperatur afhængige også.Sådanne problemer kan annulleres, hvis nuværende tilstand bandgap anvendes.

 
det også bør være bekymret over, at belastningen af Vref vil påvirke banggap Hvis den IP-p af belastningen er 4ua, hvordan du får den rigtige quisient løbende i produktionen etape af bandgap?

 
I dette kredsløb, der er start-up kredsløb til højre.Alle kan diskutere, hvordan opstarten kredsløb værker i denne bandgap kredsløb?Og er der en magt-down kredsløb?Hvis ingen strøm-down kredsløb, hvordan man kan simulere nystartede kredsløb?

 
I dit bandgap ligning, K = R2/R1 * ln (n) hvor n er forholdet mellem bipolar.Så din er uafhængige af modstand variation i tilfælde af du
har matchede din modstand i layout.

 
Startup kredsløb vil arbejde:
Oprindeligt R3 vil trække ned gate af M6 så M6 er slukket.Så Gate af M5 vil høje tænde M5.Dette vil trække ned gate af M1, M2, M3, så alle nuværende kilder begynder flyder nuværende så bandgap starter.Når Vref vil vende op og kredsløbet er selvstændig opretholdelse.
M6 er On, som er meget sttronger derefter øverste diode tilsluttet P tranistor så M6 On, afbrydning M5.

Power ned signal vil blive tilføjet op til diode tilsluttet P transistor.I stedet for at gøre det diode tilsluttet, gate af det vil blive connetced til powerdown.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top