Begrænsninger af output-porte og noget om AMBA

Y

yangbay81983

Guest
Hej,

når vi gør en sub-ip specifikation for DRAM controller før vores RTL design, hvordan man evaluere og tilføje begrænsninger på output-porte, der vil være forbundet med SDRAM, Tak!for eksempel, set_load =?

Et andet spørgsmål er resultatet af syntesen af AHB bus.Er det kun indeholder Arbiter og Decoder?Endnu en gang tak!

Yang

 
Normalt 30% af uret er angiven som output forsinkelse.

 
lakshman.ar skrev:

Normalt 30% af uret er angiven som output forsinkelse.
 
Kunne Nogen besvare mit spørgsmål: hvordan du kan tilføje input / output forsinkelse begrænsninger på input / output-portene på IP, der tilslutte eksterne miljøer?Tak

 
Jeg mener, du bør henvise SPEC at se dealy krav og rådføre sig med IP ejeren!

 
FOA selv om u har købt IP frm some1 ELS, kan u ikke angive en input / output forsinkelse på disse havne!

U er nødt til at høre den person, som designede tht IP!

ur spørgsmål: "Kunne Nogen besvare mit spørgsmål: hvordan du kan tilføje input / output forsinkelse begrænsninger på input / output-portene på IP, som slutte eksterne miljøer?"

Redegøre for, hvad det ur krav, do u ønsker at tilføje ai / o forsinkelse begrænsninger til havnene i IP?

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top