behov for hjælp til at prøve og holde design

[shineqi]

Jeg desinged en stikprøve hold kredsløb til ADC.

Hvis jeg input 1V vpp, jeg ikke kan få 1v vpp fra produktionen.

Men hvis jeg input 500mv vpp, jeg kan få korrekte stikprøveudvalgte 500mv vpp fra produktionen.

Hvad er grunden skyldes dette problem?

Ikke nok vinde eller ikke nok output swing eller andre?

BTW: hvordan man kan simulere de transeuropæiske gevinst til OTA og hvordan man kan simulere output swing?

Tak

 

[sanredrose]

Kan du naermere, hvad der er din Vdd?Kan du tilføje et øjebliksbillede af prøven & hold kredsløb som du designe.

Kan du tilføje lidt flere detaljer om, hvad frekvens dine planer om at drive din S & H?

Input fællessignal vifte evne til din Sample & hold ville være årsagen størst sandsynlighed for ukorrekte S & H operation.Afhængigt af hyppigheden af driften af S & H kredsløb arkitekturen varierer.Lagt efter 5 minutter:Trans Gain?Hvis dets en opamp derefter tilføje en 100 H inductor mellem output og negative terminal.Tilføj en 100 F kondensator fra negativ terminal til jorden.Udfør derefter en AC simulation at få Open loop vinde af opamp.

At observere output swing grænser tilføje et indgangssignal på 500 mV Vpp og kontrollere produktionen, mens driften af Opamp i åben loop mode.Det punkt, hvor signalet swing bliver fastspændt angiver din Output swing grænser.

Hvis din buffer er ikke et OP amp men en kilde follower eller emitter follower, derefter om fastsættelse af output fællessignal punkter spiller en vigtig rolle i at opnå maksimal swing.Du bør forsøge at reparere den på Vdd / 2 for at sikre størst mulig swing.

Hvis det ikke en
op.cit amp eller kilde follower, post et øjebliksbillede af kredsløbet ..Jeg kan give dig nogle hjælpe baseret på øjebliksbillede ...

 

[shineqi]

[/ img]

<img src="http://images.elektroda.net/29_1244718127.jpg" border="0" alt=""/>

<img src="http://images.elektroda.net/41_1244718703_thumb.gif" border="0" alt=""/> Jeg brugte den første struktur at gøre prøven og holde nede.

Jeg har fundet flere problemer i denne citcuit.

1.Vin er ikke lig med Vin-af OTA, og der er tredive MV forskellen mellem dem.

2.Fra output diagram, det affald for lang tid at begynde at afvikle og ikke kan få en skarp puls output.det kan casue prøve fejl.

Hvordan kan jeg løse dem?

Thanks [/ img]Lagt efter 9 minutter:det er en 1.2v vdd

 

[mdcui]

i spænding buffer design, folk normalt gør grin med Udgangsspænding swing og ignorerer input swing, for eksempel en normal OP med N type diff pair forudindtaget og en nuværende spejl enheden tilsluttet gerne en spænding buffer, det kan kun fungere på spændingen større end Vtn
200 mV Idsat_mirror, bruger den samme filosofi at tjekke din spænding buffer.

 

[shineqi]

Vil du tankerne explaning det mere klart?Hvordan kan jeg forbedre mit input rækkevidde?

Tak