belastning regulering af LDO

[rock_zhu]

Hej alle
Jeg designede en LDO med 100mA max køre nuværende og 1.2V output.I tilføje en buffer mellem fejl amp og PMOS transistor.But når jeg gør belastning regulering simulering tilsynsmyndigheden udgangsspænding er 1.3V på 1UA belastningsstrøm og 1.2V på 50uA eller større belastningsstrøm.
så hvorfor den kurve som denne?Er PMOS størrelse for stor eller loop vinde faldende?
Hvordan kan jeg få en stabil 1.2V udgangsspænding i løbet af de 0 -> 100mA belastning strømområde.
Takket være avanceret.

 

[news]

Read more...

 

[rampat]

Dette fald skyldes dc belastning regulation.To levere høj aktuel værdi (mere end din quiscent nuværende), vil der være visse slip på tværs af dine PMOS o / p enhed .. Normalt dc belastning regulering vil være et spec for din LDO.

 

[rock_zhu]

rampat skrev:

Dette fald skyldes dc belastning regulation.To levere høj aktuel værdi (mere end din quiscent nuværende), vil der være visse slip på tværs af dine PMOS o / p enhed .. Normalt dc belastning regulering vil være et spec for din LDO.

 

[jutek]

hej

forsøge at øge den samlede sløjfe få at opnå bedre belastning regulering

hilsen

 

[rock_zhu]

jutek skrev:

hejforsøge at øge den samlede sløjfe få at opnå bedre belastning reguleringhilsen

 

[dhasmana]

Hvilken type buffer, du bruger i LDO? Er det en kilde Efterfølger (PMOS / NMOS) med enhed gevinst eller er det en gevinst fase (fælles kilde)?

 

[rock_zhu]

dhasmana skrev:

Hvilken type buffer, du bruger i LDO? Er det en kilde Efterfølger (PMOS / NMOS) med enhed gevinst eller er det en gevinst fase (fælles kilde)?

 

[lijianheng]

Tag et kig på driften punkt forskellen under forskellige belæsning.
Hvis det har ikke noget problem, måske du har for at øge din sløjfe gevinst som ved hjælp af en større pass element.

 

[rachel607]

loop vinde og transconductor af Pass element vil både påvirke belastningen regulering.