Brug DC til syntese to gange?

[swchen2002]

Hej alle,
Jeg har et spørgsmål om at bruge synopsys DC,
som jeg giver begrænse og optimale forudsætning for en verilog design-fil,
derefter i syntese det.
det er blevet kortlagt i porte, right?så jeg kan se slack timing rapport.

Men hvis jeg starter syntese det tilknyttede gatede netlist igen uden at ændre
enhver begrænse, og rapporten timing igen, så jeg får forskellige slack timing!

selv tredje kompilere, jeg fik en anden forskellige slack timing rapport.hvorfor er det??Kan jeg ikke oversætte det tilknyttede gatede??
Jeg er så forvirret!

 

[ejean]

næsten EDA algoritmer er »NP hårde«
Det betyder, at du kan få forskellige resultater i forskellige maskiner, forskellige platforme, forskellige hukommelse størrelser, er det et "relativt" optimeret resultat, ikke »helt«.

 

[linuxluo]

Jeg tror forskellen på dit resultat timing slack er ikke vigtigt, det vigtige er, er resultatet i overensstemmelse med dine begrænsninger, hver gang du syntese.
Og nu, hvad du gjorde, er den første syntese, efter at du har p & r, skal du gøre andet syntese, fordi du vil bruge den nøjagtige wire belastning model udvundet af layoutet på dit kredsløb.

 

[Skynet]

DC give forskellige tid slack fordi hver gang DC vil placere komponenten og andet sted, og den type komponenter bruge til at kortlægge dit design, for eksempel for en OG gate, der er forskellige slags OG gate inde at teknologien bibliotek, så DC engang vil vælge forskellige hastighed OG gate og konverteres til logik.så u får forskellige tid slack for anden gang u synthese dit design.Det vigtigste er også opfylde ur designet i timing analyse efter P & R, hvor timingen analyse er ikke at crusial så længe at din P & R Engineer i stand til at løse det i P & R-processen.

 

[linuxluo]

Hi, Skynet
Jeg tror, DC ikke plads komponent, blot oversætte og kortlægning.Så de forskellige timing skyldes DC bruger forskellige komponenter fra målet biblioteket fordi NP komplette i syntese proces.

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />

 

[shockie]

Jeg tror, at vi ville få de samme resultater, hvis vi giver de samme vilkår for Design Compiler.og jeg har gjort det.

 

[swchen2002]

ejean wrote:

næsten EDA algoritmer er »NP hårde«

Det betyder, at du kan få forskellige resultater i forskellige maskiner, forskellige platforme, forskellige hukommelse størrelser, er det et "relativt" optimeret resultat, ikke »helt«.

 

[linuxluo]

Hi, Shockie
Jeg tror, det samme resultat betyder, at resultatet timing er under dine begrænsninger, that's OK.Men ikke forstås detaljer kredsløb er den samme mellem to gange syntese.I mit design, hver gang jeg finde nogle forskellen kan ske, men den funktion, og timingen er korrekt.

 

[Jiang]

linuxluo wrote:

Hi, Shockie

Jeg tror, det samme resultat betyder, at resultatet timing er under dine begrænsninger, that's OK.
Men ikke forstås detaljer kredsløb er den samme mellem to gange syntese.
I mit design, hver gang jeg finde nogle forskellen kan ske, men den funktion, og timingen er korrekt.

 

[linuxluo]

Hi, Jiang
Mener du, hver gang du syntese din kode i samme begrænsninger, vil du få det helt samme resultat?
Hvis ja, hvordan du constraint dit design, formoder jeg, i meget detaljeret?

 

[Jiang]

alle dine kommandoer i DC vil blive gemt i command.log.
hvis du har behov for denne begrænsning, kan du ændre command.log og gem som scriptfil.
du udføre scriptfil i DC, og få det samme resultat eveytime.

 

[Ingen]

Indstil link_library til kendelsen (* ......)
Så det vil anvende cach 1..DC forsøge at kompilere (optimere) design med multipl forsøg gemt i lokale cach.Endelig har valgt det bedste resultat fra cadidates.Det har en masse hukommelse krav, hvis du har meget tie design og gå mange kører til at se sig om optimering resultat.

 

[cnz]

linuxluo wrote:

Hi, Shockie

Jeg tror, det samme resultat betyder, at resultatet timing er under dine begrænsninger, that's OK.
Men ikke forstås detaljer kredsløb er den samme mellem to gange syntese.
I mit design, hver gang jeg finde nogle forskellen kan ske, men den funktion, og timingen er korrekt.

 

[linuxluo]

Hi, Jiang
Jeg er ikke enig i dit punkt.Jeg mener, selv om det design er under samme begrænsninger du vil få de forskellige kredsløb.Men hvis dit design er enkel, du vil få det samme resultat, men det sjældent sker.

 

[ejean]

h ** p: / / w * w * wi * e * o * RB * E * R * k * e * l * e * ye * d * u / ~ Hochbaum / html / book-aanp.html

NP-hårde er ikke NP-komplette, men det
er "hårde" til at løse.Med andre ord,
er det en meget høj BigO algoritme problem.
For at løse denne type problemer, vi har brug for nogle "heuristisk".Det har brug for en 'frø', fra frø (en initial værdi), kan vi nå frem til en blot relativt optimeret resultat,
ligesom rejsen floorplanning osv. Men det
er meget vanskeligt at få det absolut optimale resultat ved udformningen enorme stigende.Vi har brug for det 'trade-off "mellem hastighed og størrelse, hastighed og kraft, og så videre.Derfor er en delicated design så hårdt.

 

[Aramis]

ejean wrote:

h ** p: / / w * w * wi * e * o * RB * E * R * k * e * l * e * ye * d * u / ~ Hochbaum / html / book-aanp.htmlNP-hårde er ikke NP-komplette, men det er "hårde" til at løse.
Med andre ord, er det en meget høj BigO algoritme problem.

For at løse denne type problemer, vi har brug for nogle "heuristisk".
Det har brug for en 'frø', fra frø (en initial værdi), kan vi nå frem til en blot relativt optimeret resultat, ligesom rejsen floorplanning osv. Men det er meget vanskeligt at få det absolut optimale resultat ved udformningen enorme stigende.
Vi har brug for det 'trade-off "mellem hastighed og størrelse, hastighed og kraft, og så videre.
Derfor er en delicated design så hårdt.

 

[vsop]

Så længe du holder det samme design database & arbejdsmiljø, vil du få de samme resultater.Designet database betyder, at dit design kildekoder, constraint script,
arbejdsmiljø betyder DC version.Du kan gøre et forsøg: ændre skrive kendelse af din kode, vil du få de forskellige resultater, medmindre dit design er lille.Køb du kan få de samme resultater i de ovennævnte tilfælde.
Grunden til at få anderledes design er DC er fra de forskellige design, selv om de er tilsvarende design.

 

[linuxluo]

Hi, vsop
Jeg stadig insistere på min oprindelige udtalelse.Selv hvis det samme at skrive orden, samme kilde fil, samme DC version, samme miljø og de samme problemer, men hvis dit design er ikke lille, vil du boede de resultater, du har modtaget, er forskellige.Men i mange tilfælde, at resultaterne kan overholde de begrænsninger.