brug for en enkel kildekode

[farrokhiyan]

Hej alle,
Jeg er en nybegynder i vhdl.Jeg har brug for en enkel kildekoden til digital integrator i vhdl som er synthesizable om FPGA.Kan I hjælpe mig?

tnx.

 

[FVM]

Code:

library IEEE;

brug ieee.std_logic_1164.all;

brug ieee.numeric_std.all;enhed signed_integ er

generiske

(

DATA_WIDTH: naturlige: = 8

);

havn

(

CLK: i std_logic;

reset: i std_logic;

a: i underskrevet ((DATA_WIDTH-1) downto 0);

resultat: buffer underskrevet ((DATA_WIDTH-1) downto 0)

);

udgangen enhed;arkitektur RTL af signed_integ er

begynd

processen (CLK, reset)

begynd

hvis reset ='1 'og derefter

Resultatet <= (andre =>'0 ');

elsif rising_edge (CLK) derfra

Resultatet <= resultat a;

udgangen, hvis;

ende proces;

udgangen RTL;