brug for hjælp fra vhdl bygherren?

[senthilkumar]

Hai.

Jeg skriver koden som denne

library IEEE;
brug IEEE.STD_LOGIC_1164.ALL;
brug IEEE.STD_LOGIC_ARITH.ALL;
brug IEEE.STD_LOGIC_UNSIGNED.ALL;

- Uncomment følgende linjer til at bruge de erklæringer, der er
- Fastsat instantiating Xilinx primitive komponenter.
- bibliotek UNISIM;
- anvendelse UNISIM.VComponents.all;

enhed vga er
Port (clk_raw: i std_logic;
vsync: out std_logic;
hsync: out std_logic;
R: out std_logic_vector (1 downto 0);
g: out std_logic_vector (1 downto 0);
b: out std_logic_vector (1 downto 0));
udgangen vga;

architecture Behavioral af vga er
konstant CounterXMax: INTEGER: = 767;
- konstant CounterYMax: INTEGER: = 31;
signal clk_div: std_logic_vector (1 downto 0);
signal CLK: std_logic;
signal CounterX: std_logic_vector (9 downto 0);
signal CounterY: std_logic_vector (9 downto 0);
signal vga_HS: std_logic;
signal vga_VS: std_logic;

begynd

processen (clk_raw)
begynd
if (clk_raw 'begivenhed og clk_raw ='1')
og derefter
clk_div <= clk_div 1;
CLK <= clk_div (1);
udgangen, hvis;
ende proces;

processen (CLK)
begynd
if (CLK 'begivenhed og CLK ='1')
og derefter
if (CounterXMax = 767) derefter
CounterX <= "0000000000";
anden
CounterX <= CounterX 1;
udgangen, hvis;
udgangen, hvis;
ende proces;

processen (CLK)
begynd
if (counterXMax = 511) derefter
if (CounterY = 511) derefter
CounterY <= "0000000000";
anden
CounterY <= CounterY 1;
udgangen, hvis;
udgangen, hvis;
ende proces;- processen (CLK)
- begynder
- If (CLK 'begivenhed og CLK ='1')
og derefter
- Vga_hs <= count
- Slutningen hvis;
- slutningen af processen;

PROCESSEN
BEGIN
Vent til (clk'EVENT OG CLK ='1 ');
vga_HS <= to_bit (CounterX (9 DOWNTO 4) = "101101");
vga_VS <= to_bit (CounterY = "111110100");
END PROCESS;udgangen Behavioral;efter at jeg syntese, ii fik tthe fejl som denneIndledt processen "sammenfatte".================================================== =======================
* HDL Kompilering *
================================================== =======================
Compiling vhdl file D: / arbejde / XessBoard / vga_vhdl_test / vga.vhdl i Bibliotek arbejde.
FEJL: HDLParsers: 808 - D: / arbejde / XessBoard / vga_vhdl_test / vga.vhdl Line 78.to_bit kan ikke have sådanne operander i denne sammenhæng.
FEJL: HDLParsers: 808 - D: / arbejde / XessBoard / vga_vhdl_test / vga.vhdl Line 79.to_bit kan ikke have sådanne operander i denne sammenhæng.
->

Total hukommelsesanvendelse er
45.400 kilobyteFEJL: XST mislykkedes
Processen "sammenfatte" ikke fuldført.Hvordan kan jeg løse dette.

enhver alternatice kode???<img src="http://www.edaboard.com/images/smiles/icon_rolleyes.gif" alt="Rolling Eyes" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_rolleyes.gif" alt="Rolling Eyes" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_rolleyes.gif" alt="Rolling Eyes" border="0" />

 

[moira]

u ønsker at generere timingen af VGA, right?
Jeg har skrevet en, der ligner Urs ifølge ITU-RBT 601, og jeg bruger quartusii.
Jeg kunne ikke forstå ur kode.
u kunne skrive mig, og vi kan drøfte det

 

[zhuoyue]

nogle funcation ikke er tilgængelig, kan du ref IEEE bibliotek

 

[jelydonut]

hvilke linjer 78 og 79?Husk folk er dovne og ikke ønsker at hafta søgning ..

jelydonut

 

[Husoo]

forsøger at bruge, hvis-klausul i stedet to_bit ()

f.eks: hvis betingelse VGA <='1 '; ellers vga <='0'; udgangen hvis;

 

[leonyang]

Konvertering funktion to_bit () i std_logic_1164 pakken ikke kan finde anvendelse på boolean type operand.Du kan overbelastningsbeskyttelsen det at gennemføre, hvad du ønsker.

 

[opkast]

senthilkumar wrote:

Hai.signal vga_HS: std_logic;

signal vga_VS: std_logic;

vga_HS <= to_bit (CounterX (9 DOWNTO 4) = "101101");

vga_VS <= to_bit (CounterY = "111110100");

FEJL: HDLParsers: 808 - D: / arbejde / XessBoard / vga_vhdl_test / vga.vhdl Line 78.
to_bit kan ikke have sådanne operander i denne sammenhæng.

FEJL: HDLParsers: 808 - D: / arbejde / XessBoard / vga_vhdl_test / vga.vhdl Line 79.
to_bit kan ikke have sådanne operander i denne sammenhæng.

 

[vvsvv]

Jeg gør video acquicision også
kan du kopiere et af dine kildekoden til min email.
så lad os diskutere det så!

s20020423 (at) eyou.com