brug for hjælp fra VHDL udvikler?

S

senthilkumar

Guest
Hai. Jeg skriver kode som dette bibliotek IEEE, brug IEEE.STD_LOGIC_1164.ALL, brug IEEE.STD_LOGIC_ARITH.ALL, brug IEEE.STD_LOGIC_UNSIGNED.ALL - Afkommentér følgende linjer for at bruge erklæringer om, at der - i henhold til instantiere Xilinx primitive komponenter . - Biblioteket UNISIM - anvendelse UNISIM.VComponents.all; enhed VGA er Port (clk_raw: i std_logic; Vsync: ud std_logic; hsync: ud std_logic; r: ud std_logic_vector (1 downto 0) g: ud std_logic_vector (1 downto 0); b: ud std_logic_vector (1 downto 0)); slutningen vga, arkitektur Behavioral af VGA er konstant CounterXMax: INTEGER: = 767, - konstant CounterYMax: INTEGER: = 31; signal clk_div: std_logic_vector (1 downto 0) ; signal CLK: std_logic; signal CounterX: std_logic_vector (9 downto 0); signal CounterY: std_logic_vector (9 downto 0); signal vga_HS: std_logic; signal vga_VS: std_logic; begynde processen (clk_raw) begynder if (clk_raw 'begivenhed og clk_raw = '1 '), så clk_div
 
u ønsker at generere timingen af VGA, right? Jeg har skrevet en, der ligner Urs, ifølge ITU-RBT 601, og jeg bruger quartusii. Jeg kunne ikke forstå ur kode. u kunne skrive mig, og vi kan diskutere det
 
nogle funcation ikke er tilgængelig, kan du ref IEEE biblioteket
 
hvilke linjer der er 78 og 79? Husk mennesker er dovne og ikke ønsker at hafta søge .. jelydonut
 
prøve at bruge, hvis-klausul i stedet to_bit () f.eks: hvis cond VGA
 
Konverteringen funktion to_bit () i std_logic_1164 pakken kan ikke gælde for boolean typen operand. Du kan overbelaste den til at gennemføre det, du ønsker.
 
[Quote = senthilkumar] Hai. signal vga_HS: std_logic; signal vga_VS: std_logic; vga_HS
 
Hai. Jeg skriver kode som dette bibliotek IEEE, brug IEEE.STD_LOGIC_1164.ALL, brug IEEE.STD_LOGIC_ARITH.ALL, brug IEEE.STD_LOGIC_UNSIGNED.ALL - Afkommentér følgende linjer for at bruge erklæringer om, at der - i henhold til instantiere Xilinx primitive komponenter . - Biblioteket UNISIM - anvendelse UNISIM.VComponents.all; enhed VGA er Port (clk_raw: i std_logic; Vsync: ud std_logic; hsync: ud std_logic; r: ud std_logic_vector (1 downto 0) g: ud std_logic_vector (1 downto 0); b: ud std_logic_vector (1 downto 0)); slutningen vga, arkitektur Behavioral af VGA er konstant CounterXMax: INTEGER: = 767, - konstant CounterYMax: INTEGER: = 31; signal clk_div: std_logic_vector (1 downto 0) ; signal CLK: std_logic; signal CounterX: std_logic_vector (9 downto 0); signal CounterY: std_logic_vector (9 downto 0); signal vga_HS: std_logic; signal vga_VS: std_logic; begynde processen (clk_raw) begynder if (clk_raw 'begivenhed og clk_raw = '1 '), så clk_div
 
u ønsker at generere timingen af VGA, right? Jeg har skrevet en, der ligner Urs, ifølge ITU-RBT 601, og jeg bruger quartusii. Jeg kunne ikke forstå ur kode. u kunne skrive mig, og vi kan diskutere det
 
nogle funcation ikke er tilgængelig, kan du ref IEEE biblioteket
 
hvilke linjer der er 78 og 79? Husk mennesker er dovne og ikke ønsker at hafta søge .. jelydonut
 
prøve at bruge, hvis-klausul i stedet to_bit () f.eks: hvis cond VGA
 
Konverteringen funktion to_bit () i std_logic_1164 pakken kan ikke gælde for boolean typen operand. Du kan overbelaste den til at gennemføre det, du ønsker.
 
[Quote = senthilkumar] Hai. signal vga_HS: std_logic; signal vga_VS: std_logic; vga_HS
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top