Brug for hjælp til at kombinere to processer i VHDL

[Digit0001]

Hej Kan nogen forslag til, hvordan jeg ville kombinere følgende kode ind i en proces? Koden består af en tæller og en stat maskine som jeg ønsker at gøre som én proces. Det problem jeg har i øjeblikket er antallet vil ikke arbejde, fordi det konflikter, hvorfor jeg ønsker at gøre det i én proces.

 arkitektur Adfærdsmæssige af pulseDesign er type StateType er (LowState, HighState) signal nextState angives: StateType; signal tæller: std_logic_vector (3 downto 0); begynde --------------- ------------------------------ - Counter-processen (CLK, reset, tæller) begynder if (rising_edge (CLK)) og derefter tilstand

 

[TrickyDicky]

Tænk over hvad du gør. De konflikter kun ske, fordi du forsøger at tildele tælle fra 2 forskellige steder. Du er nødt til at tænke på logikken. Du kan ikke have tælle i den asynkrone proces, fordi det er netop det - asynchrnous. dybest set, for en enkelt proces statsmaskineri:

-processen (CLK, reset) - kun ur og nulstille behov sensitivty liste påbegyndes, hvis reset = '1 'og derefter tæller

 

[N vijay kumar]

hej, begynder altid @ (posedge CLK) påbegyndes, hvis (reset) tæller

 

[TrickyDicky]

Du har indsendt Verilog i en tråd om VHDL!

 

[Digit0001]

tak, jeg forstår nu

 

[Digit0001]

Jeg har et problem, når jeg simulere koden. Den modificerede kode ændrer ikke stater og tælleren tæller ikke. Det er den kode jeg har: View attachment 55075 Dette omfatter, hvad jeg har i simulator og gennemførelse.

 

[N vijay kumar]

dont mension stat i følsomhed listen, når LowState => temp if (puls = '1 '), så tæller gælder signaler på neg kanten af uret

 

[Digit0001]

Temp bruges til at gemme den seneste optælling værdi. Formålet er, fordi jeg er måling af den periode, pulsbredde.