bruge port arrays i processen blok

  • Thread starter Richard Divakar Vemagiri
  • Start date
R

Richard Divakar Vemagiri

Guest
Hej, plz hjælp mig med dette .. [FONT = "Comic Sans MS"] enhed FFT er port (indgang: i array (0 til 7) af heltal), udgangen FFT [/FONT] Fejl - i nærheden af "array": forventer STRING eller identifikator eller
 
du nødt til at erklære en type. helst i en pakke. f.eks: type my_input_type er array (naturlige udbredelsesområde) af heltal, hvis dette sker i en pakke, så du kan inkludere pakken i hver fil, instantierer eller definerer FFT.
 
hej permute, sorry for at komme tilbage sent. men tak for ur svar. Faktisk var jeg ikke klar over hvordan u ville have mig til at gøre denne pakke ting. Kan u bare fortælle mig, hvordan man skriver en pakke blok, og hvor jeg skulle placere den i teksteditor? Beklager, men jeg er ny til VHDL og im 'forsøger at lære ... Takke Dem, Richard [QUOTE = permute; 858784]. Du nødt til at erklære en type. helst i en pakke. f.eks: type my_input_type er array (naturlige udbredelsesområde) af heltal, hvis dette sker i en pakke, så du kan inkludere pakken i hver fil, instantierer eller definerer FFT [/QUOTE].
 
... Beklager, men jeg er ny til VHDL og im 'prøver at lære ...
Click to expand...
ASIC-verden som nogle ret gode [url = http://www.asic-world.com/vhdl/index.html] VHDL tutorials [/url]. Håber, der hjælper dig på vej!
 
[FONT = "Microsoft Sans Serif"] pakke PCK er type my_input_type er array (0 til 7) af heltal, endelige PCK; pakke krop PCK er udgangen PCK, bibliotek IEEE, brug ieee.std_logic_1164.all, brug ieee.std_logic_arith.all , anvendelse ieee.std_logic_textio.all, brug work.pck.all; enhed FFT er port (indgang: InOut my_input_type; O1: ud my_input_type); udgangen FFT, arkitektur fft_arch af FFT er begynder processen (input) variabel j, n1, temp : integer; variabel i: integer; begynde j: = 0, thi jeg i 0 til 7 loop n1: = 4, mens (j> = n1) loop j: = j - n1; n1: = n1 / 2; ende loop j: = j + N1, hvis (i <j), så temp: = input (i) input (i)
 
har du kører simulationen i længere tid? Hvilken form for simulation er du du kører? RTL eller Post syntese?

<span style="color: grey;"><span style="font-size: 10px">---------- Post tilføjes 10:34 ---------- Forrige post var på 10:33 ----------</span></span>
Faktisk - se på koden - hvad output får du så? Im gætte du fik fejl, fordi du ikke kan bruge heltal som en InOut havn, fordi det ikke er løst.
 
Hej TrickyDicky, fik jeg ikke nogen fejl. Jeg kompilere koden, og det siger, at opgørelsen var vellykket. Jeg bruger 'ModelSim PE Student Edition 10,0 "til simulering. Så efter udarbejdelse, skal du klikke jeg på 'Start Simulering "og alt fungerer godt. Nu wen jeg tvinge værdier ind i 'input' array og klik på 'run', forventer jeg, at output "O1" array til at have nogle værdier, coz det er den sidste linje i min kode at sige "O1
 
simuleringen er formentlig kører, og vil køre, indtil du stopper den, medmindre du kører det for et bestemt tidsrum. I VHDL, giver en opløsning funktion, et signal til at trække fra to kilder. Det bedste eksempel i VHDL er std_logic, da det er løst. Hvis du gør dette i din kode: SLV
 
simuleringen er formentlig kører, og vil køre, indtil du stopper den, medmindre du kører det for et bestemt tidsrum. I VHDL, giver en opløsning funktion, et signal til at trække fra to kilder. Det bedste eksempel i VHDL er std_logic, da det er løst. Hvis du gør dette i din kode: SLV
Click to expand...
 
Det første skridt ville være at glemme alt om VHDL og lære det grundlæggende i digital elektronik. Når du har et bedre greb om dette, kan du bruge VHDL til at beskrive et kredsløb.
 
I virkeligheden er dette et af mine projekter, jeg har brug for at afslutte i løbet af 2-3 uger. Jeg ved ikke, om jeg kan bruge tid på at lære VHDL først, og derefter forsøge gennemføre det!
 
Så kan du måske være lidt fast. Fordi din kode for omskrivning.
 
Lyder som en lille virkelige verden anvendelse af kunst genforhandle frister kan være i orden. ;)
 
Hej, jeg vil gerne vide, hvilken værdi »i« tager i denne kode: function CONV_INTEGER (X: std_logic_vector) tilbage heltal er begynder for i i X'range loop --- Overvej værdien videre til 'X' er af typen std_logic_vector (0 til 2); Tak.
 
anser det for at være for i i 0 til 2 loop, hvis X var std_logic_vector 7 downto 0, løkken bliver: for i i 7 downto 0 loop
 
Hej TrickyDicky, Tak for dit indlæg. Men finder jeg X'range ikke fungerer som den måde du fortalte det vil være. Jeg giver 'X' en std_logic_vector (0 til 2) og sige X'range til sløjfen variablen »i«, det gør ikke arbejde. Men i stedet hvis jeg sætter "for i i 0 til 2 loop", det virker. Skal jeg medtage noget bibliotek eller gøre noget andet for at gøre X'range arbejde?
 
den »vifte attributten virker på alle array. skal du oprette dit eget conv_integer funktion? denne funktion allerede findes i std_logic_unsigned / underskrevet bibliotek. Skriv venligst koden, hvor du siger X'range er ikke i orden, da Im gætte, du har gjort noget galt.
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top