c (at) dence

[Vonn]

Hej alle organ, Nu forsøger at simulere min verilog kode ved hjælp af c (at) adence værktøjer ..da jeg prøvede at bruge Veril0g-XL ..det fungerer godt for et enkelt modul, men jeg oplevede et problem med min Hierarkisk design .. værktøjet kan ikke se det indlejrede komponenter, og der er en fejl (modul eller primitive ikke defineret verilog-MPND) ...ok, hvordan du definerer dem?Jeg lagde alle mine filer i samme mappe som jeg plejede at gøre med X! L! N! X ...min kode er arbejder med X! l! n! x men fordi Iam ny til c (at) adence Jeg ved bare ikke, hvordan man laver værktøjet til at se de andre komponenter i den hierarkiske Design?
ethvert organ, der kan give mig en hånd ...thanx

 

[Kermit]

Du kan redigere en filelist fil.
for eksempel:
# # # Filelist
. / top.v
./**. v
./**. v
# # # Endof filelist

så kan du bruge

ncverilog-f filelist

Det er ok!

 

[visualart]

1) kan du wdit en batch-fil såsom: run
"Verilog-v yourcodelist gui -"

verilog indrømme dig at skrive *. mod i dit løb retning.

 

[Vonn]

samt nogle ven fortalte mig meget nem måde at gøre det, og jeg vil gerne dele det med dig, fordi jeg fandt mange spørgsmål - ligesom min - på internettet uden svar
så vil svaret være:
fra virtu0s0 ver! log miljø for ver! log-XL-integrator vindue:
1 - klik setup
2 - klik simulere
3 - klik mere
4 - link alle dine ver! Logfiler i biblioteket filer område (med sti)

håber, at hjælpe andre også
thanx