M
mohamedabouzied
Guest
hej,
når jeg layout en transistor med fingres bredde = 5,
i LVS, ser kadence it 5 transistorer ikke kun en
og så netlists ikke modsvares mellem skematisk og udvindes FTT
er der en soultion?
også, hvordan kan jeg fortælle kadence, at min transistor-modellen er en specifik model, når du laver pot layout simuleringer?thanx
mohamedabouzied
når jeg layout en transistor med fingres bredde = 5,
i LVS, ser kadence it 5 transistorer ikke kun en
og så netlists ikke modsvares mellem skematisk og udvindes FTT
er der en soultion?
også, hvordan kan jeg fortælle kadence, at min transistor-modellen er en specifik model, når du laver pot layout simuleringer?thanx
mohamedabouzied