Casex og Casez

[spartanthewarrior]

Kan enhver krop fortæller mig, at om "Casex" eller "Casez" er synthesizable eller ej.

 

[kishore2k4]

De er men udkig efter udledes låsene, eller bare full_case direktivet.

 

[spauls]

casez er synthesizable men casex er ikke.

 

[Adam.Yakuvitz]

Hmm,
Opgørelsen

Citat:casez er synthesizable men casex er ikke.

 

[spartanthewarrior]

Her u fik traped kammerat,

Som u sagde, at Casex og Casez er synthesizable men jeg håber, som vi kender "x" og "z" er ikke synthesizable.Så vil det være muligt at Casex og Casez er synthesizable.

Spartan

 

[Adam.Yakuvitz]

Ahhh, "X" tilstand debat.

Der er to betydninger til et "X".For en simulering, X "" betyder dont know, men for en syntese "X" betyder en ligeglade.X er synthesizable fordi det kunne være noget.Alle X betyder, at det er 1 eller 0.

Opgørelsen af en "Z" ikke synthesizable er også forkert.Hvad tror du denne verilog kode afslører..
tri [0:3] buf_out = da?i: 4'bz;

Ta-da!En 4-bit tri-state-bus, der går "Z", når den er deaktiveret.

--
ay

 

[spartanthewarrior]

Hej igen,

Lige forklare mig, at Hvordan den sammenfattende værktøjet kom til at vide, at jeg er nødt til at sætte

"1" eller "0" i stedet for "x" eller "Z" for exampel

Sag (Byte)

4'b001x: a <= 4'b0000;
4'b00x0: a <= 4'b0001;
endcase

Så hvordan syntese værktøj kom til at vide, at jeg er nødt til at sætte "1" eller "0" i stedet for "x".