CIC Decimator circuit-Hvordan kan jeg reducere CIC filter området?

[kuohsi]

Hej alle Jeg er at designe et CIC Decimator filter for sigma-delta ADC. Kan jeg antage decimeringen sats R = 1024? R = 1024 er et stort antal. Har den et stort kredsløb område? Hvordan kan jeg reducere CIC filter området? Tak!

 

[FvM]

Almindeligt CIC decimering er en teknik fra ældre dage, hvor indsatsen for multiplikatorerne, der er nødvendige for mere sofistikerede FIR filter decimators bør undgås. De er stadig brugbare. Antallet af bits behov i de enkelte Decimator stadier, afhængig af R og andre parametre kan findes i litteraturen.

 

[RBB]

Du er nødt til at spørge dig selv et par spørgsmål først: 1. Hvad er min decimering faktor? Som du har angivet som 1024. 2. Du kigger på en CIC filter, så hvor langt nede er din første side lap skal være? Dette vil sætte antallet af stadier af CIC filter. 3. Nu er du ved, du er flere faser, er din båndbredde lille nok i forhold til din prøve clock frekvens, som gør din ønskede signal ikke bliver forvrænget af flere faser? 4. Du kan også bestemme antallet af registre og addere, plus størrelsen af hver registrere og adder til din bestemte antal etaper, således at du kan bestemme et område skøn. Du kan også parallel nogle af kam og / eller integratorer at reducere størrelsen, men på bekostning af stigende clockfrekvens dermed strømforbrug.

 

[kuohsi]

[Quote = RBB] Du skal spørge dig selv et par spørgsmål først: 1. Hvad er min decimering faktor? Som du har angivet som 1024. 2. Du kigger på en CIC filter, så hvor langt nede er din første side lap skal være? Dette vil sætte antallet af stadier af CIC filter. 3. Nu er du ved, du er flere faser, er din båndbredde lille nok i forhold til din prøve clock frekvens, som gør din ønskede signal ikke bliver forvrænget af flere faser? 4. Du kan også bestemme antallet af registre og addere, plus størrelsen af hver registrere og adder til din bestemte antal etaper, således at du kan bestemme et område skøn. Du kan også parallel nogle af kam og / eller integratorer at reducere størrelsen, men på bekostning af stigende clockfrekvens dermed strømforbruget. [/Quote] Tak for dit svar! Og så vil jeg designe et CIC Decimator, at 1-bit input og 16-bit output. Hvordan kan jeg beregne den SNR på 16-bit output ? Hvordan kan jeg bulit og fastsætte en CIC Simulink model? Mange tak!

 

[FvM]

Hvordan kan jeg beregne SNR på 16-bit output?

Det spørgsmål skal besvares af SD teorien snarere end CIC Decimator egenskaber.