computing logisk indsats

[asicengineer1]

Hej,
Jeg har en grundlæggende spørgsmål om logisk indsats.hvis vi beregne forholdet mellem summen af capacitances af porten til en ideel gate (inverter), får vi den logiske indsats.

hvis 2-input NAND gate har 2 NMOS i serie 2 PMOS i parallel, så bør der ikke den samlede kapacitans af gate være 5?og LE bør være lig med 5 / 3, right?men, jeg så dens givet til 4 / 3.kan nogen forklare, hvor jeg går galt?

tak.

 

[vak]

Logisk indsats fra Sutherland og Sproull kan være nyttige

 

[cl_mos]

1) p-MOS har omkring har drevet styrke, at en n-MOS har grund til hul vs elektron mobilitet.For at få samme falde / stige kant kurs p-MOS skal være 2x den NMOS.
2) A 2 stak serie enhed er forpligtet til at være 2x størrelsen af blot en enkelt transistor.
3) En parallel Enheden har muligvis kun et af benene tænder så alle benene skal være dimensioneret, så hvis kun man kan tænde, så betyder dette, 1x.

NAND: 2 NMOS i serie 2x grund seriekobling og 1x grund NMOS = 2x
PMOS: 2 PMOS parallel 1x grund af parallelle anordning og 2x grund PMOS = 2x

Én indgang er tilsluttet til 1 NMOS (2) og 1 PMOS (2).2 2 = 4, og som du sagde, at frekvensomformeren er 3, så den logiske indsats for hver indgang af NAND er 4 / 3.

Hope this helps.Enhver som vak siger Logisk indsats er en stor bog om dette.