CTS & optimeret ur træ

[rlogin]

som vi kender, da påvirke, træ forsinkelse cts værktøjer vil givet os en fysisk ur træ.
men for de fleste tilfælde at opfylde påvirke et stort antal buffere bør tilføjes.

her det spørgsmål,
gør disse buffere virkelig nødvendigt?Jeg mener, påvirke ikke altid skadeligt, bør det være
undersøgt i hvert enkelt tilfælde.men det ser ud til, at cts værktøjer ikke spiser sdc, men nogle linjer i
begrænsninger, jeg nævnte i begyndelsen.er der nogen måde at sammenfatte en
optimeret træ.ligesom PKS gør.

 

[ceyjey]

Det er rigtigt, at uret påvirke ikke altid er skadelige.Faktisk er det ofte nyttigt.Og CTS motor i Astro støtter nyttige ur påvirke.
Mens buffere er væsentlige for at nå et ønskværdigt ur skews, de buffere i roden af uret træ er ikke nyttige.Men værktøjer ofte gøre disse dumme buffer indsættelser.Du kan slette disse buffere cautiouosly forudsat at du ikke er jepardizing drevet styrke.
Jeg ved det virkelig ikke, hvad du mener med optimeret ur træ.Mange værktøjer har deres eget ur træ optimere metoden.Astro, for eksempel, bestemmer Post Rute ur træ optimering.Jeg mener, hvad PKS kan gøre, Astro kan gøre også.

 

[xuxia]

hvorfor nogle påvirke er usefule? venligst give mig et eksempel, TKS!

 

[jackson_peng]

Jeg har set brugen af ur påvirke om PAD feedback uret i SDRAM controller til at give en mere 2ns for PCB routing.
Men set_multi_clock_check bør tilføje til syntese logikken korrekt.

 

[ryang]

Til xuxia:

Prøv at google "nyttige påvirke", vil du finde dit svar

 

[ceyjey]

Til xuxia,
Lidt forklaring om nyttige ur påvirke.Synkron design generelt tager følgende form: registers_A -> multikombinerbare logic_A -> registers_B -> multikombinerbare logic_B ....Der er tilfælde, at multikombinerbare logic_A tager en længere forsinkelse end combinnational logic_B.Så traditionelt den øvre clock frekvens bestemmes af multikombinerbare logic_A.Men hvis vi lader uret latenstid på registers_B en lille smule større end på registers_A, (det vil sige, indføre ur påvirke mellem registers_A og registers_B), derefter den øverste clock frekvens bestemmes af multikombinerbare logic_B, som vil kunne levere et højere hastighed.
Dette er et eksempel på, hvordan nyttige ur påvirke anvendes.

ceyjey

 

[rakeshnunna]

Til xuxia,
Har en positiv påvirke er nyttigt, da det vil increse frekvensen.

Overveje to flip flops (Tc-q = 5ns; Tsetup = 2ns) og multikombinerbare logik (Tcombo = 3ns) mellem dem.

Eksempel 1: overveje ikke påvirke og max opererer Freq er
Tdel = 5 3 2 (Tdel påvirke = Tc-q Tcombo Tsetup)

f = 1/Tdel = 1/10ns = 100MHz
case2: overveje påvirke af 2ns
Tdel 2 = 5 3 2 (Tdel påvirke = Tc-q Tcombo Tsetup)

Tdel = 8NS
freq = 1/Tdel = 1/8ns = 125MHz

dermed have positve påvirke øger freq.
Jeg håber, ur klar med dette eksempel
farvel

 

[minhle]

godt.de buffere indsættes i andre på balance dit ur træ.det påvirke er ikke altid hramful.For eksempel kan du nogle gange brug nyttige påvirke til at optimere dine design timing.

 

[lionchen]

Ur-træ syntese først nødt til at opfylde DRC begrænsninger, forkert CTS constraint normalt føre til dårlige træ strukturer, som for lille overgangsperioderne og cap begrænsninger, dårlig clocking buffere, manglende timing infos af cellerne, forkert CG celle indstilling.Og dårlige placering normalt føre til dårlige CTS resultat.CTS normalt beslutte den endelige indsætningspunktet forsinkelse og vigtigste træstruktur.CTO blot tilføje straks til den korteste vej til minize sammenligningsvinduerne mellem den længste vej.dette trin normalt føjer flere ur buffere.
Der er tre fælles måder at CTS bruge værktøjer, globalt, lokalt, nyttige påvirke.Detaljer plz google.Anderledes design specs behovet diff strategier eller blandet strats.
U kan angive træstruktur manuelt hvis u er sikker strukturen.

CTS er meget store emne, hårdt for at afslutte den i små ord.Prøv med mere design, får mere erfaring.