DC Problem: modul indeholder unmapped komponenter

[omara007]

Hej Kære venner

Jeg har en advarsel, der kommer ud af DC som følger:
Code:Advarsel: Modul regfile indeholder unmapped komponenter. Produktionsindikatorerne netlist kan ikke læses tilbage til systemet.
(VO-12)

 

[horzonbluz]

Denne advarsel er genereret når verilog skrive opdage, at der er referencer til SELECT_OP eller GTECH komponenter i dette modul.Når finish kompilere, denne advarsel måske ikke behøver at blive passet.

 

[omara007]

horzonbluz wrote:

Denne advarsel er genereret når verilog skrive opdage, at der er referencer til SELECT_OP eller GTECH komponenter i dette modul.
Når finish kompilere, denne advarsel måske ikke behøver at blive passet.

 

[Aravind]

do u se denne advarsel efter kompilere kommando.efterfulgt af kompilere-incr

 

[omara007]

Jeg kun havde følgende 2 trin:
1.read_file-format vhdl file.vhdl
2.skrive-format verilog-hier-o netlist.v

og jeg fik denne advarsel i slutningen af rapporten.

 

[nschiku]

Hej,
Før du læser i vhdl fil, du er nødt til at give den teknologi, bibliotek, som du har brug for at kortlægge design.Efter at nævne, at du er nødt til at kompilere og derefter kan du skrive ud netlist.

Korrigere mig, hvis jeg tager fejl.Tak,
Nik

 

[omara007]

For sikker på, at jeg har angivet tech.lib.Efter at jeg har 2 trin jeg nævnte ..Jeg gætter read_file er selve udarbejdelsen skridt.

 

[dcreddy1980]

omara, du har ikke brugt linket kommando, read_vhdl kommandoen ikke har indbygget kompilere skridt, så u nødt til at angive det eksplicit, hvis du følger belwo trin, u bør ikke se noget problem, hvis det så lad mig det vide

1.read_file-format vhdl file.vhdl
2.link
3.kompilere
4.skrive-format verilog-hier-o netlist.v

 

[omara007]

dcreddy1980 wrote:

omara, du har ikke brugt linket kommando, read_vhdl kommandoen ikke har indbygget kompilere skridt, så u nødt til at angive det eksplicit, hvis du følger belwo trin, u bør ikke se noget problem, hvis det så lad mig det vide1.
read_file-format vhdl file.vhdl

2.
link

3.
kompilere

4.
skrive-format verilog-hier-o netlist.v

 

[rsqf]

omara007 wrote:dcreddy1980 wrote:

omara, du har ikke brugt linket kommando, read_vhdl kommandoen ikke har indbygget kompilere skridt, så u nødt til at angive det eksplicit, hvis du følger belwo trin, u bør ikke se noget problem, hvis det så lad mig det vide1.
read_file-format vhdl file.vhdl

2.
link

3.
kompilere

4.
skrive-format verilog-hier-o netlist.v

 

[omara007]

Ja, MOD_UNS_OP er der i min netlist.
Men jeg har ikke fået nogen advarsler om dette MOD_UNS_OP,
bortset fra de fejl nævnt før.Jeg har advarsler, men til andre ting.

 

[rsqf]

omara007 wrote:

Ja, MOD_UNS_OP er der i min netlist.

Men jeg har ikke fået nogen advarsler om dette MOD_UNS_OP, bortset fra de fejl nævnt før.
Jeg har advarsler, men til andre ting.

 

[omara007]

rsqf wrotemara007 wrote:

Ja, MOD_UNS_OP er der i min netlist.

Men jeg har ikke fået nogen advarsler om dette MOD_UNS_OP, bortset fra de fejl nævnt før.
Jeg har advarsler, men til andre ting.

 

[rsqf]

omara007 wrote:rsqf wrotemara007 wrote:

Ja, MOD_UNS_OP er der i min netlist.

Men jeg har ikke fået nogen advarsler om dette MOD_UNS_OP, bortset fra de fejl nævnt før.
Jeg har advarsler, men til andre ting.

 

[sunilbudumuru]

Hej ven,

»MOD_UNS_OP 'er et design WARE komponent.

1.Besure, at »MOD_UNS_OP» komponent er i din Synopsys syntetiske bibliotek (standard.sldb-fil).

2.Kontrollere, om der er behov for en separat licens for tht.

3.Division og modulus operatører har aldrig været standard licens fri DesignWare moduler.deling og modulus implementeringer er indeholdt i enten dw_foundation.sldb fil eller dw02.sldb fil (fra synopsys)

Så prøv følgende script

sæt synthetic_library ()
sæt target_library "XXX"
sæt link_library [liste * XXX]

read_file dw_foundation.sldb (OR)
read_file dw02.sldb
..
..
read_verilog test.v
..

prøv dette os resultaterne

Sunil Budumuru
ASIC-dft.com