Delay gate

[master_picengineer]

Hej alle,
Kender du en port, der kan forsinke et signal i i det input ved delta.
Jeg har brug for shematic af denne port på transistor niveau.
Tak.
Beklager, men du skal logge ind for at se denne vedhæftede fil

 

[iwpia50s]

En streng af lige antal omformere eller en streng af buffere vil gøre det trick.Afhængigt af forsinkelsen er det bedst at undgå forsinkelser celler, fordi du kan miste din puls, hvis frekvens er temmelig høj.

 

[Old Nick]

Gør porten til inverter store, større kapacitans og dermed opladning tid og forsinkelse.

 

[master_picengineer]

Tak jer alle,
@ Old Nick,
Er der nogen reference / materiale, der forklarer den fremgangsmåde, som du foreslog.

@ Alle
Kan du uddybe:
Hvad er forskellen mellem en perlerække af inverter og en streng af buffer.Har du en shematic.
Faktisk brugte jeg denne løsning, men jeg kunne ikke indhente forsinkelsen.Please help.
Beklager, men du skal logge ind for at se denne vedhæftede fil

 

[iwpia50s]

Der er virkelig ingen forskel, bortset fra at holde signalet un-omvendt du skal bruge et par af frekvensomformere.Transistoren niveau skematiske af en inverter er blot en pmos og NMOS transistor med den tilsluttede porte.Så afhængigt af den ønskede forsinkelse, du bruger forskellige drev styrke buffere eller frekvensomformere og så mange som nødvendigt.Selvfølgelig, hvis du flere nanosekunder forsinkelse så er det bedre at tænke på ved hjælp af en flip-flop til blot tilføje et ur forsinkelse.Tilføjes efter 1 minut:Undskyld ... Jeg glemte billedet.
Beklager, men du skal logge ind for at se denne vedhæftede fil

 

[iwpia50s]

Din skematisk har en race condition, fordi du har to veje fra input til output.

 

[ls000rhb]

kæder af inverter kan forsinke signalet.forsinkelse celle har været almindelig brugt som standard celle i celle bibliotek.

 

[ericyuan]

bør kontrollere PMOS / NMOS drev styrke .....