Den multikombinerbare løkke er blevet deaktiveret.

[chip-monk]

Følgende er et segment af en Verilog kode, jeg forsøger at syntetisere. adder_ks16 ks16_2 (c_out, notoutAcc, SADmin, 1'b0) altid @ (posedge c_out eller posedge signal_m) påbegyndes, hvis (signal_m == 1) SADmin

 

[FvM]

Jeg er enig, at konstruktionen (for så vidt som vist) synes ikke at inddrage, hvad der normalt betegnes som "multikombinerbare loop". Du forstår "ikke kører nogen primære output" punkt, ville man nødt til at se, hvilke faktiske ind-og udgange design har. For at undgå fejlfortolkninger, viser komplette design snarere end uddrag bør foretrækkes i forummet alligevel, tror jeg.

 

[lostinxlation]

Der er en timing løkke, at syntese værktøj normalt ikke som i dette design. Carry-out fra adder føres tilbage til ur ben på floppet, der fodrer adder. Dette kredsløb tilsyneladende fungerer, hvis man ser på den del, du viser, men i et større billede, ville dette medføre en timing spørgsmål på det efterfølgende logik, da det er et kombinatorisk feedback (stien pågældende ikke er sekventiel. Det er multikombinerbare) og timing analyse Værktøjet kan ikke arbejde ordentligt på en sådan vej. hvis du ønsker at lave en lignende funktion i synkron måde, bør du køre floppet med et ur og feed back c_out til en MUX på D indgang flop (eller sætte den til WE ben på floppet, hvis findes).