design af en DDR SDRAM controller

[tinytseng]

Jeg vil gøre en DDR SDRAM controller design, men jeg dnt vide at opfange data på både pos og neg kanten af systemets ur (fordi det ikke er anbefalet at bruge både pos og neg CLK i verilog)

kan enhver, der har denne erfaring hjælpe mig?

 

[rjainv]

du kan have et ur der kører på det dobbelte af den freq af dit system ur opfange data og gøre DDR til SDR konvertering.btw, for indkommende data, skal du bruge DQS at fange data.

hvad jeg sagde, er sandt for udgående, lad højere freq clk gøre SDR til DDR-konvertering.

 

[hawk_chenbo]

Sige Data fra interne bus er 32-bit bredde, Data [15:0] kan udsendes, når produktionen ur er høj og Data [31:0], når uret er lav.

 

[nemolee]

Som jeg ved, er der to metoder til at fange inddata.
Den ene er opsamling af data ved faseforskudt ur.
Den anden er forsinket DQS.
Jeg har aldrig prøve disse tilgange.
Er der nogen prøve disse metoder?
Del jeres erfaringer til alle.
Tak.