Design mening

[no_mad]

Hej alle, i et design med en enkelt clock-ordningen og output er en pulstog. Udfordringen er pulstog frekvensen er samme hastighed med de vigtigste ur (det eneste ur). Baseret på ur erfaring, kan jeg registrerede (flop) min udgangssignal? Så vidt jeg ved, kan jeg ikke gøre, da det er samme hastighed med de vigtigste uret. Kan jeg bruge frekvensen multiplikator for at fordoble mit vigtigste ur, så jeg kan clocket min output flop? Hvis ja, hvad er design overvejelser, som jeg skal passe? Giv mig din mening. Thanx på forhånd, no_mad

 

[nitu]

Du har signal på samme frekvens som CLK. Så nu er du ønsker at låse dette signal. Overvej tilfældet, at dit signal er når FF (flipflop) input før dens opsætning tid og forblive den samme indtil sin holdtime så du kan praktisk låsen denne .. Du kan gøre dette ved at indføre nogle faseforskel betwen signalet CLK og vigtigste CLK ...