Design PLL med FPGA for et sidste år projekt!

[arbalez]

Jeg vil have din mening om at designe en all-digital Phase Locked Loop. er det ganske nemt for en sidste år projekt? eller er det værd at være en sidste år projekt? min underviser sagde, at det er nemt at designe en sådan PLL med FPGA. og den analoge den ene er meget hårdere. så skal jeg fortsætte eller designe en analog en? så skriv dit forslag. TQ.

 

[arunragavan]

godt design af en ADPLL er kinda simpelt .. godt wot u nødt til at forstå er de grundlæggende buildin blokke i en ADPLL Den første er PFD efterfulgt af et low pass filter og endelig en DOC - digital styring oscilloskop. Prøv at simulere disse blokke u WÜD få udgang til ur ADPLL .. både fase og frekvens er at låse. Jeg har nogle materialer på ADPLLs .. jeg kan uploade dem hvis det kræves. med hensyn til,

 

[arbalez]

Jeg tror, jeg har brug for det. Kan du uploade filer? ikke skrive VHDL kode for adpll et hektisk en? tak.

 

[arunragavan]

Nå her er et dokument, der indeholder oplysninger om ADPLLs Digital Phase Locked Loops Mike DeLong 13 maj, 2004 Emne Emnet for denne tekniske dokument vil blive FPGA-implementering af digitale trinvis låst sløjfer. Håber dette hjælper dig med hensyn til,