digitalt filter RTL syntese i verilog

[nijMcnij]

Hej alle,

Jeg er forholdsvis ny inden for digital ASICs, men jeg har et praktisk kendskab i verilog.

kunne nogen behage give oplysninger om, hvordan et sæt af filter koefficienterne for et filter kan bruges til at designe den faktiske fysiske ting i verilog.

Mange tak for din hjælp

 

[Aravind]

u kan fastsætte fælles effiecient værdier i ROM.
at frigive kanal beheviour.
første kanal co-efiecient værdi har, skal komme fra Matlab simulering.
derefter u kan opdatere det ifølge den kanal variation.

 

[tarkyss]

hvis coeffeicients er faste
du neednt at gemme coeffeicients i rom
du kan gennemføre faste coeffeicient multiplikator i verilog

 

[maverick88]

Er der nogle gode Verilog filter design eksempler?

 

[nijMcnij]

tak u tarkyss og aravind for dine gode svar,

Jeg beklager, at mit spørgsmål var lidt uklart.

filteret Jeg ønsker at gennemføre, er at blive brugt på en integreret ADC (faste koefficienter), så lader antage, jeg ønsker at gennemføre en decimering filter ..... Hvordan går jeg om at gennemføre det i verilog ?..... lyde let at u, men ikke til mig

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Meget glad" border="0" />så hvis someome kan give en pæn godt eksempel, jeg wuld virkelig sætte pris på det.

mange tak