DRC reglen for Metal3/VIA2

[hj]

Er DRC regel: Metal3 overlapper VIA2 nødvendigt.Hvad vil der ske, hvis der er en VIA2 men ingen Metal3 på toppen af det i en tredobbelt metallag proces.Enhver potentielt problem vil opstå som et resultat af dette?

 

[flyankh]

Hi, hjælpeløse
Jeg mener, at denne situation ikke vil ske i en reel case.If du behøver ikke lade M2 til M3, det VIA2 er ikke nødvendigt for.

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Smile" border="0" />skål,
flyankh.

 

[zouwanghui]

Er DRC regel: Metal3 overlapper VIA2 nødvendigt.Hvad vil der ske, hvis der er en VIA2 men ingen Metal3 på toppen af det i en tredobbelt metallag proces.Enhver potentielt problem vil opstå som et resultat af dette?

I dont tror det er nødvendigt!men hvorfor du gør VIA2 uden M2-til-M3-forbindelse?

 

[hj]

Jeg var bare undrende hvad vil "VIA2" materiale, efter at du fremstille det.
Vil det stadig være METAL3?

 

[flyankh]

Den VIA2 i den fysiske indretning er lige et hul mellem metal2 lag og metal3 layer.It er ikke tilhørte metal2 eller metal3.Actually, den VIA2 er en uafhængig lag

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Smile" border="0" />

 

[cyrabbit]

hjælpeløse wrote:

Jeg var bare undrende hvad vil "VIA2" materiale, efter at du fremstille det.

Vil det stadig være METAL3?

 

[uladz55]

Hvis du har et hav af VIA2s men ingen metal3 på toppen, så du risikerer at skabe antenner.Dette er normalt omfattet af Den Demokratiske Republik Congo regler under "antenne fejl" kategori.
Dette er ikke en advarsel, men en fejl (i det mindste i de processer, som jeg kender, ligesom TSMC, Motorola, STBicmos, Sige-IBM og lignende)
og du kan ikke tape-out dine chips, indtil disse er blevet fjernet.

 

[uladz55]

Hej,

Jeg tror, det afhænger af din proces.
Hvis du udfylder VIA hullet med refraktær Metall (for ex. W),
er det ikke meget dengerous hvis du glemmer Me3 over VIA2.
Når du vil etch Me3 kan du kun lidt etch refraktær Metall, men ikke Me2.

Antenne virkning opstår, når store åbne overflade floating ledende lag forbinde til gate oxid.

hilsen,

Uladz55

 

[FOM]

noget andet om antenne virkning.

Normalt
er det farligt for tynde gate oxid.
TSMC overveje denne virkning for 0.25u, 0.18u, ...proces.

Metall og Poly lag (ledende lag) "indsamler" afgifter.

Samlede areal af coductive lag er ikke så vigtigt, det mest kritiske er siden område, da kun denne side område opkræve afgifter i plasma ætsning.

Diffusion regioner er kilde - drain regioner.
Så hvis du har meget lang ledende linje,
som er forbundet med lille område af gate-oxid (for ex. Du forbinde output og input af invertere) bedre til at forbinde denne linie til source-drain region først (ved kontakt) og efter at oprette forbindelse til gate (ved VIA).

b / rgds

 

[Hughes]

Hvis du kun har én kontakt, og det er ikke overlappende ifølge designordningen metal i VIA hullet vil blive ætsning i tilfælde af en maske valutakursuligevægt.Som et resultat kontakten på dette sted vil være pålidelige.

 

[xinsu]

hjælpeløse wrote:

Er DRC regel: Metal3 overlapper VIA2 nødvendigt.
Hvad vil der ske, hvis der er en VIA2 men ingen Metal3 på toppen af det i en tredobbelt metallag proces.
Enhver potentielt problem vil opstå som et resultat af dette?

 

[omsi]

Det er en DRC fejl.
Generelt, via celle omfatte nederst metal, top metal og via lag, så du bedre udnyttelse via celle ikke drage via lag separat til avoide denne fejl.