M
mr_chip
Guest
Hej alle,
Fra hvad jeg ser i forskellige PLL mønstre, typisk N-adskillelsesstolpen output ur (såvel som reference ur i tilfælde det
er inddelt i R counter fra kvartsuld) har pligt cyklus på ca.20-25%.Hvad
er ideen bag?
Det eneste, der kommer efter min mening er, at de frekvenser, forskelle i forhold til 50% arbejdscyklus, måske dette hjælper mod uønsket blanding, dvs via substrat lækage osv. Men når jeg ser på FFTs af ure med 20% og 50% dyty cykler , betyder det ikke ser så ligetil for mig ..
Fra hvad jeg ser i forskellige PLL mønstre, typisk N-adskillelsesstolpen output ur (såvel som reference ur i tilfælde det
er inddelt i R counter fra kvartsuld) har pligt cyklus på ca.20-25%.Hvad
er ideen bag?
Det eneste, der kommer efter min mening er, at de frekvenser, forskelle i forhold til 50% arbejdscyklus, måske dette hjælper mod uønsket blanding, dvs via substrat lækage osv. Men når jeg ser på FFTs af ure med 20% og 50% dyty cykler , betyder det ikke ser så ligetil for mig ..