"Edge ikke tilladt i niveau-følsomme path" i comp

[jay_ec_engg]

Mens udarbejdelsen af min Verilog testbench jeg gettting fejl "Edge ikke tilladt i niveau-følsomme path" Hvad kan årsagen være?

 

[Big Boy]

Kan du give et uddrag af din kildekode? Det er svært at sige uden at se hvad der er galt. Jeg gætter på, at du har, for eksempel, et niveau-følsom register (dvs. niveau-følsomme lås), og du forsøger at tildele en værdi til det ved hjælp af en kant-følsomme erklæring.

 

[semiconductorman]

Gør u få dette ved udarbejdelsen / simulere koden???? som simulator, hvis du kan dele TB-koden?

 

[jay_ec_engg]

Når jeg forsøger at simulere denne prøvebænk på dette tidspunkt sine viser følgende fejl .... "Edge ikke tilladt i niveau-følsomme path" .. kan nogen hjælpe mig? ----------------------------------------------- Modul Temp ( CLK, enableN, data); input CLK, input enableN, output-data, reg [15:00] temp; / / Angiv indefra prøvebænk tildele data = enableN!? temp [15]: 1'bz; altid @ (negedge CLK), hvis temp = # 35 {temp [14:00], temp [15]}; angive specparam busOff = 40; specparam nul = 0, ((enableN!) posedge enableN *> data) = (nul, nul, busOff); endspecify endmodule / / Temp

 

[Big Boy]

Ikke helt sikker, men kunne det være, fordi du angiver transmissionsforsinkelse mellem enableN hæve kant og data outout, når data er tildelt via en kontinuerlig opgave? Forsinkelsen du angiver gælder for en overgang enableN, når 'data' output afhænger enableN niveau (i stedet for kant). Hvad hvis du angiver forsinkelsen direkte i den løbende opgaven erklæring?