Effekt af PI og PO Begrænsninger Test Dækning

[S. Nikhil]

Hej,

Følgende er en beskrivelse af en celle, der anvendes i vores design.
modul EMPTYCELL (IP);
input IP;
endmodule

Den indgangsporte af designet har en forbindelse til disse celler (EMPTYCELL) som beskrevet ovenfor.Således føler vi, at i løbet ATPG Med sigte på at undgå fejl i Den Demokratiske Republik Congo fase (I ATPG Flow) er det nødvendigt at begrænse de indgangsstik, der har forbindelse med denne celle.Men ved at gøre det (dvs. tilføje PI begrænsninger inputport navne med Tetramax), får jeg reducerede test dækning.

Kan nogen guide mig om dette.

Samtidig gør ATPG, hvad ville virkningen af at tilføje PI og PO begrænsninger på test-dækning.

Tak

Nikhil

 

[vlsi_eda_guy]

Hi Nikhil,

Hvis input-porten er direkte og kun forbinder til denne emptycell, så er der ingen grund til at begrænse de input.

Hvis der er en anden vej, samt for de indgangsstik fejl, der skal overholdes, så absolut vil du se en reduktion i dækningen.

Og hvorfor tror du, at det vil føre til nogle DRC fejl?-vlsi_eda_guy