Effekten af duty cycle på ur strømsvigt

[a_shirwaikar]

Hej, jeg ønskede at vide, om duty cycle på uret signalet direkte påvirker effekttab? intermittensen ville definere den gennemsnitlige spænding over et ur periode, så strømmen tab, der opstår på grund af ur effekttab vil afhænge af det samme, ville det ikke? Enhver hjælp ville være meget værdsat. Tak!

 

[Georgy]

Med afhængighed af situationen kan være eller ikke. Hvad er opbygningen af din ansøgning?

 

[leo_o2]

For ren logik kredsløb, bør dets indflydelse være små, hvis driftscyklus ikke er tæt på 0 eller 100%.

 

[Teddy]

Lad os betragte CMOS proces. Hvis du fodrer 50% duty cycle ur til inverteren, hvad der er gennemsnittet strøm gennem inverter får fra strømforsyningen? Derefter ændre duty cycle til 90% og 10% vil du se forskellen er miniskule. Det skyldes i CMOS det afhænger ikke af spænding plan, men på overgange. Hvis du har 0% eller 100% driftscyklus samme inverteren vil have IDD = 0. Men når du ændrer switchfrekvensen den IDD vil ændre sig også. Ja, når du VDD vil flytte fra 1V til 5V den IDD vil ændre sig også. Årsagen er, at strømforbruget af CMOS-inverter er for det meste på tværs strømme mellem VDD og GND (jeg forsømmer opladning af porten osv.)

 

[a_shirwaikar]

det er sandt .. men hvad med simple effekttab af clock-signalet på grund af transmissionen wire modstand / impedans? som varme eller andre faktorer? Er det virkelig ubetydeligt? og wouldnt, der afhænger af den gennemsnitlige uret spændingen over en periode? Jeg negligerer CMOS-inverter i mine tanker her og bare fokusere på formerings clock-signal gennem en ledning med begrænset fysisk modstand ..

 

[leo_o2]

Analyse ovennævnte påtager sig intet lækage i enhed, der er sandt for gammel proces. Men til dyb sub-mikro-proces, er lækage bliver større og større. Hvis denne lækage skønnes, kunne duty cycle påvirke strømforbruget. Og wire modstand vil også bidrage mere strømforbrug.

 

[Georgy]

Og wire modstand vil også bidrage mere strømforbrug.

Hvis længden af wiren er stor. Den aktive modstand er meget lille, reaktiv modstand er ikke strømforbruget.

 

[Teddy]

Belastningen virkninger eller lækage ikke ubetydelige - Jeg har lige forenklet. Men på samme tid - lækage er betydelig, hvis du går under 65nm (jeg tvivler på folk her gør sådan noget) kapacitiv belastning - hvad den gør? forsinker kanterne, fordi produktionen FETs nødt til at opkræve belastningen. Så selv om jeg meget forenklet det holder stadig. Jeg tror, det er et godt papir: focus.ti.com/lit/an/scaa035b/scaa035b.pdf

 

[a_shirwaikar]

takket være Teddy .. har u fået nogen flere links til gode artikler om strømforbrug i CMOS IC-og metoder til at minimere det samme?

 

[grvkpr18]

Dette afhænger af, om dit design er plan udløses eller kant udløst

 

[RCinFLA]

For CMOS-porte, er gennemsnitligt drev nuværende C * V * F, hvor C er input kapacitans, V forsyningsspænding, og F er clock frekvens. Det er samme for alle duty cycle og den aktuelle impulser opstår under overgange. Dette giver samlet effekt som CFV ^ 2, forsømmer lækage. Lækage bliver et vigtigt spørgsmål til dyb submicron processer. Det begynder at blive et reelt problem på 90 nm og mindre geometri. Mange submicro IC'er har flere gate oxid tykkelser til at styre gate tærskel. Lavere tærskel giver hurtigere enheder, men større lækage. Højere tærskel giver lavere udslip, men langsommere enheder. Jo tykkere oxid er også nødvendigt for højere spænding I / O er. For en kompleks IC uret træ kan være en signficant adder til de samlede chip strømforbrug. Branch clock gating er ansat til at lukke ned uret til inaktive funktionelle blokke i IC for at spare strøm.